基于VHDL的交通灯控制器设计.docVIP

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2017-08-22 发布于河南
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基于VHDL的交通灯控制器设计.doc

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生物医学工程王春雨 2006512059 基于VHDL的交通灯控制器设计应用VHDL语言设计数字系统，大部分设计工作可在计算机上完成，从而缩短系统开发时间，提高工作效率。下面介绍基于VHDL设计交通灯控制器的一种方案，并给出源程序和仿真结果。 1 系统功能与要求交通灯控制器控制主干道交叉路口的交通指示左转弯的绿灯亮12 s，绿灯变至红灯时，黄灯亮3 s2 程序设计根据交通灯控制器的功能与要求，将其总体电路分为分频器、信号控制器两个模块。外部脉冲振荡器的频率选为32768 kHz，经分频器分频得1 Hz的信号，1 Hz信号用做信号控制器的计数脉冲，用VHDL设计组成交通灯控制器的分频器、信号控制器两个模块，在平台上，编译VHDL程序，然后用原理图输入法形成总体框图。 Library IEEE; Use IEEE.Std_Logic_1164.All; Use IEEE.STd_Logic_Unsigned.All; Entity Frequency10Hz Is Port ? (Clk20M: In Std_Logic; ?? Clk10Hz:Out Std_Logic ? ); End; Architecture Count Of Frequency10Hz Is Signal Tout:Integer Range 0 to 999999; Signal Clk:Std_Logic; Begin ? Process(Clk20M) ? Begin ???? If rising_edge(Clk20M) then ?????? If Tout=999999 then ?????????? Tout=0; ?????????? Clk=Not Clk; ?????? Else Tout=Tout+1; ?????? End If; ???? End If; ?End Process; ?Clk10Hz=Clk; End; Library IEEE; Use IEEE.Std_Logic_1164.All; Use IEEE.STd_Logic_Unsigned.All; Entity Frequency Is Port ? (Clk10Hz: In Std_Logic; ?? Clk1Hz:Out Std_Logic ); End; Architecture Count Of Frequency Is Signal Tout:Integer Range 0 to 4; Signal Clk:Std_Logic; Begin ? Process(Clk10Hz) ? Begin ???? If rising_edge(Clk10Hz) then ?????? If Tout=4 then ?????????? Tout=0; ?????????? Clk=Not Clk; ?????? Else Tout=Tout+1; ?????? End If; ???? End If; ?End Process; ?Clk1Hz=Clk; End; Library IEEE; Use IEEE.Std_Logic_1164.All; Use IEEE.Std_Logic_Unsigned.All; Entity Controller Is Port (Clock:In Std_Logic; ?Hold:In Std_Logic; ?CountNum:IN Integer RANgE 0 TO 49; ?Flash:Out Std_Logic; ?NumA,NumB:Out Integer Range 0 To 25; ?RedA,GreenA,YellowA:Out Std_Logic; ?RedB,GreenB,YellowB:Out Std_Logic ); End; ARCHITECTURE Behavior OF Controller IS BEGIN PROCESS(CLOCK) ?Begin ?? If falling_edge(Clock) then If Hold=1 then ?????? RedA=1; ?????? RedB=1; ?????? GreenA=0; ?????? GreenB=0; ?????? YellowA=0; ?????? YellowB=0; ?????? Flash=1; ???? Else ?????? Flash=0; ?????? If CountNum=19 then ???????? NumA=20-CountNum; ???????? RedA=0; ???????? GreenA=1; ???????? YellowA=