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Altera开发培训 Altera开发培训使用方法： 首先解压相应的.zip文件。目录中包含了以下目录，进入目录，双击player.html进入培训。 CH_Foundation （Quartus? II 软件设计基础） Schematic_CN （Quartus II 软件中的原理图设计） STAP_CN (SignalTap II 逻辑分析仪的使用) Timequest_CN (TimeQuest静态时序分析器性能验证) SOPC_B_CN (SOPC Builder使用) NiosII_CN (使用Nios II 处理器) Simulation_CN (Quartus II 软件中的仿真) Quartus? II 软件设计基础 8小时课程 课程说明 本课程提供简体中文音频。这一8小时的培训课程将向您介绍怎样使用 Quartus? II 软件7.1来开发FPGA或者CPLD。课程分段讲述，操作方便。您将建立一个新工程，输入新的或者已有的设计文件，使用编程器来编译并配置器件。您还可以输入内部和I/O基本时序约束，使用Quartus II 软件中的时序分析器TimeQuest针对这些时序约束对设计进行分析。您还将学习一些技巧来帮助您规划设计。利用Quartus II 的功能，您能更迅速地达到设计目标。您还可以学习怎样规划并管理I/O分配，了解软件是怎样与综合以及仿真通用EDA工具实现接口的。 课程结束时 预先确定工程来规划设计 建立、管理并编译Quartus II 工程 使用引脚规划器来规划并管理器件I/O分配 分配时钟和I/O约束，提高设计性能。 使用TimeQuest来分析时钟以及输入/输出时序 查看编译结果 选择并生成正确的文件，在EDA仿真工具中仿真设计 使用Quartus II 仿真器对设计进行仿真 ( 可选 ) 对Altera器件进行配置或者编程 需要的技能 数字逻辑设计背景知识 能够使用VHDL、Verilog或者EDA原理图工具来描述硬件系统 PC和Windows 操作系统使用经验 利用TimeQuest静态时序分析器来验证性能 1小时课程 课程说明 本课程提供简体中文音频。您将使用Quartus II 软件6.1中的TimeQuest静态时序分析器工具来验证FPGA或者结构化ASIC的性能。您还可以使用TimeQuest来建立时序约束(例如，分配)，使用所支持的Synopsys设计约束(SDC)，从TimeQuest用户界面和脚本文件中生成时序报告。 课程完成 使用Altera FPGA或者结构化ASIC时，利用TimeQuest来进行时序分析 利用TimeQuest所支持的SDC命令来控制适配，对比时序结果，对设计进行约束 使用TimeQuest GUI来建立时序约束 在TimeQuest中生成时序报告，对其进行解释，以验证内部性能和I/O器件性能 预备知识 我们建议先完成以下课程： 使用Quartus II 软件:简介 需要的技能 数字逻辑设计背景知识 熟悉PC和Windows操作系统 了解FPGA基本设计流程 具备以下之一： 完成“使用Quartus II 软件:简介”培训课程 学习了Quartus II 软件帮助中的教程 扎实的Quartus II 软件工作经验 Quartus II 软件中的原理图设计 0.5小时课程 课程说明 本课程提供简体中文音频。您将学习怎样使用Quartus II 软件6.0图形编辑器来建立原理图设计，学习怎样使用Quartus II 软件安装的函数库(例如，乘法器、滤波器等)，以及怎样生成自己的定制函数等。 课程完成 利用图形编辑器建立原理图 将原理图和HDL文件转换为原理图符号 需要的技能 数字逻辑设计背景知识 SignalTap II 逻辑分析仪的使用 1小时课程 课程说明 本课程提供简体中文音频。此次培训介绍在使用Quartus II 软件6.0进行片内调试时SignalTap? II 逻辑分析器所具有的优点。培训结束时，您将熟悉SignalTap II 调试流程，知道怎样利用这些流程来完成主要任务。您还能了解到在哪里可以找到其他的支持和信息资源。 课程完成 对于一个FPGA设计，您将能够： 在设计中加入一个或者多个SignalTap II 逻辑分析器实例 配置SignalTap II 逻辑分析器，对设计进行调试 定义上电和运行时触发事件 利用渐进式编译来缩短重新编译的时间 运行SignalTap II 逻辑分析器，采集由触发器设置定义的数据 分析触发事件采集到的数据，利用这些数据来找到并改正设计中的问题 预备知识 我们建议先完成以