数字逻辑系统教案3.docVIP

2.4 FPGA的结构与工作原理 查找表逻辑结构 二、Cyclone系列器件的结构与原理 Cyclone LE结构图 （见图2-26） 2、Cyclone LE普通模式 （见图2-27） 3、Cyclone LE动态算术模式 （见图2-28） 4、Cyclone LAB结构图（见图2-29） 5、LAB阵列 （见图2-30） 6、LAB控制信号生成的逻辑图 （见图2-31） 7、快速进位选择链 （见图2-32） 8、LUT链和寄存器链的使用 9、LVDS连接 2.5 硬件测试技术 一、内部逻辑测试 在ASIC设计中的扫描寄存器，是可测性设计的一种，原理是把ASIC中关键逻辑部分的普通寄存器用测试扫描寄存器来代替，在测试中可以动态地测试、分析设计其中寄存器所处的状态，甚至对某个寄存器加以激励信号，改变该寄存器的状态 二、JTAG边界扫描测试 2.6 FPGA/CPLD产品概述 一、Lattice公司CPLD器件系列 Xilinx公司的FPGA和CPLD器件系列1. Virtex-4系列FPGA 2. SpartanⅡ Spartan-3 Spartan 3E器件系 3. XC9500 XC9500XL系列CPLD 4. Xilinx FPGA配置器件SPROM 三、Altera公司FPGA和CPLD器件系列 Stratix II 系列FPGA 2、 ACEX系列FPGA 3、MAX系列CPLD 4、Cyclone系列FPGA低成本FPGA 5、Cyclone II系列FPGA 6、MAX II系列器件 7、Altera宏功能块及IP核 四、Actel公司的FPGA器件 Altera公司的FPGA配置方式与配置器件 2.7 编程与配置 一、JTAG方式的在系统编程 PC并行口配置FPGA Altera的FPGA有如下几种常用编程配置方式： 1．配置器件模式，如用EPC器件进行配置。 2．PS(Passive Serial被动串行)模式。 3．JTAG模式，用于配置SRAM的SOF文件，或JTAG间接对 4．AS（Active Serial），这个模式是针对EPCS系列配置器 。FPGA配置器件 《 数字逻辑系统设计 》教案 1 FPGA查找表单元 低电平有效，异步复位边界扫描电路(在IEEE规范中，该引脚可选)。 图2-25 FPGA查找表单元内部结构 测试复位输入(Test Reset Input) TRST 时钟输入到BST电路，一些操作发生在上升沿，而另一些发生在下降沿。 测试时钟输入(Test Clock Input) TCK 控制信号输入引脚，负责TAP控制器的转换。TMS必须在TCK的上升沿到来之前稳定。 测试模式选择(Test Mode Select) TMS 测试指令和编程数据的串行输出引脚，数据在TCK的下降沿移出。如果数据没有被移出时，该引脚处于高阻态。 测试数据输出(Test Data Output) TDO 测试指令和编程数据的串行输入引脚。数据在TCK的上升沿移入。 测试数据输入(Test Data Input) TDI 功 能 描 述 引 脚 FPGA使用EPC配置器件的配置时序 FPGA的配置电路原理图 EPCS器件配置FPGA的电路原理图