Verilog HDL 硬件描述语言设计基础.docVIP

计算机组成原理实验 实验一 Verilog HDL 硬件描述语言设计基础 专业班级：计算机科学与技术 学号： 0936008 姓名：冯帆 学号： 0936036 姓名：张琪 实验地点： 理工楼901 实验一 Verilog HDL 硬件描述语言设计基础 一、实验目的 学习Verilog HDL的基本语法和编程规则 掌握寄存器等常用基本数字模块的Verilog HDL描述 掌握常用寄存器的基本设计方法 掌握移位寄存器设计方法 二、实验内容 1、阅读VerilogHDL的基本语法（见PPT）； 2、阅读常用基本模块的VerilogHDL描述；（见PPT）； 3、完成一个常用寄存器的设计：要求寄存器位数可定制；寄存器带有输出控制端；仿真验证；封装成模块。（参阅P72-75） 4、完成一个双向移位寄存器的设计：要求寄存器位数可定制；双向时钟；仿真验证；封装成模块。（参阅P87-89） 三、实验仪器及设备： PC机+ QuartusⅡ 9.0 + DE2-70 四、实验步骤 1、新建工程。 2、新建verilog文件。 3、分析寄存器程序代码并编译。 附代码如下： /* 带输出控制端的寄存器*/ `define WEISHU 8 module jcq(rL,clk,cclr,d,dout,outable); //模块定义 input rL; input clk; input cclr; input [`WEISHU-1:0]d; input outable; output [`WEISHU-1:0]dout; //输入输出定义 wire [`WEISHU-1:0]w_0; wire [`WEISHU-1:0]w_1; wire [`WEISHU-1:0]w_2; wire w_3; //wire型定义 reg [`WEISHU-1:0]w_dff; reg [`WEISHU-1:0]dout; assign w_2=w_0|w_1; always @(posedge clk or negedge cclr) begin if(!cclr) w_dff=0; else w_dff=w_2; end always @(outable) begin if(outable==1) dout=w_dff; else dout=8bz; end assign w_0=d {`WEISHU{rL}}; assign w_1={`WEISHU{w_3}} w_dff; assign w_3=~rL; endmodule /*双向移位寄存器设计*/ `define N 64 module basic_shift_register( clkL,clkR, enable,sr_L_in,sr_R_in,L_or_R,sr_out); input clkL,clkR, enable; input sr_L_in; input sr_R_in; input L_or_R; output sr_out; // Declare the shift register reg[`N-1:0] sr=64b1111000011110000111100001111000011110000111100001111000011110000; reg sr_out; wire clk; // Shift everything over, load the incoming bit assign clk=(L_or_R)?(clkL):(clkR); always @ (posedge clk) begin if (enable == 1b1) begin if (L_or_R==1) begin sr[`N-1:1] = sr[`N-2:0]; sr[0] = sr_L_in; sr_out = sr[`N-1]; end else begin sr[`N-1:1] = sr[`N-2:0]; sr[`N-1] = sr_R_in; sr_out = sr[0]; end end end endmodule 4、仿真。 如图下： 5、将两个已经设计好的文件封装成模块。 如下图所示： 五、实验思考题 1、寄存器寄存数据的原理是什么？ 在时钟边沿未到来之前，寄存器的输出保持不变，当时钟边沿到来时，寄存器的输出根据输入的变化而变化。 2、如何给寄存器加入输出控制功能？