基于FPGA的小数分频法的研究与设计.pdfVIP

电子测量与仪器学报 2009年增刊 基于FPGA的小数分频法的研究与设计 常兴旺1’2李孝辉1王玉兰1’2蔡成林1’2 (1．中国科学院田家授时巾心，陕西临潼710600；2巾科院研究生院北京100190) 摘要：在数字逻辑电路设计中，分频器是一种基本电路。本文提小了一种分频系数为小数的分频器设计的方法，利用Veriiog 编程。在Xilinx7．1i平台上实现综合和仿真，并在开发板上得以实现。 关键词：FPGA；仿真：分频器：Verilog．HDL 中图分类号：TN772文献标识码：A ofDecimalFraction DividerBasedonFPGA Design Frequency Technology 1 LiXiaohui Yulanl’2Cai ChangXingwan91’2 Wang Chenglinl’2 Time Chinese Nationalservice ofSciences GraduateSchoolofChinese (1 Center,theAcademy Lintong．xi’anShaaxi，China,710600；2 AcademyofScience,Beijing100190，China) Abstract：lnthe ofthenumemlcircuit，the dividerisonebasiccircuit．This a methodfor designing frequency paperpresents adecimalfraction dividerwhichdivisionratiois ordecimalfraction．Thedivider designing frequency integer frequency witha boardisdescribedin withXilinxfoundation． implementeddevelopment Veriiog—-HDL，andsynthesized，simulated Keywords：FPGA；simulation；frequeneydivider；Verilog_一HDL 在电子系统中，需要用到各种频率的时钟信号， 8．7。如图1所示。 而实际的硬件开发板提供的频率有限，从硬件成本 考虑，不可能为每一个信号提供晶振。因此，在实际 控制逻辑 当中，需要设计分频器。分频器是数字逻辑电路设计 中最常用到的器件，也是数字逻辑电路设计的基础。 整数分频器的实现比较简单，叮采用计数器来实现。 但是，在大多数情况下，我们遇到的并不是整数分频， 而是小数分频，传统的小数分频方法在实际应用中 比较麻烦。在GPS模拟源的设计中，需要1．023M的 图1分频比交错法 码频，为了方便设计，本文基于FPGA，利用Xilinx7．1 XC3S400 开发环境，在FPGA开发板SPARTAN31．2时钟处理模块法(DCM) 中，针对50M的系统时钟，采用累加器分频法，实现了 Xilinx 小数分频。 Clock 管理，它所提供的时钟管理功能主要包括时钟的延 1 目前小数分频方法 时、