计算机导论 (Introduction to Computers).ppt

5. 2 基本触发器 钟控RS触发器的电路结构如图5-3所示。，该电路由两部分构成：与非门G1、G2组成基本RS触发器，与非门G3、G4组成控制电路，图5-3(b)为其逻辑符号。 由图可见，当CP=0时，触发器状态维持不变，只有CP=1时，触发器状态才会发生转移。钟控RS触发器的特性表如表5-2所示。 5. 2 基本触发器 2. 主从RS触发器 主从结构的S触发器是在钟控RS触发器的基础上改造而来的。该触发器的输出状态在时钟脉冲有效期间只能改变一次，有效地提高了触发器的工作可靠性。 主从结构RS触发器由两个同样的钟控RS触发器构成，但它们的时钟信号相位相反，见图5-5。 5. 2 基本触发器 根据主从RS触发器的工作过程分析可知，该触发器为脉冲触发的触发器。逻辑符号中的“?”表示“延迟输出”，即CP返回0后输出状态才能发生改变，所以主从触发器状态发生改变是在时钟脉冲的下降沿。图5-6为主从结构RS触发器的工作波形图。主从RS触发器的特性表如表5-3所示。 5. 2 基本触发器 下面介绍的边沿触发器是一种只需要一个时钟上升沿或下降沿就能工作的触发器。边沿触发器从触发方式上可分为上升沿触发和下降沿触发，从结构上分为维持阻塞边沿触发器和利用传输延迟时间的边沿触发器等。 图5-7是维持阻塞型RS触发器的电路结构和逻辑符号。 从图中可以看出，该电路由3部分构成，G3和G5组成电平触发RS触发器，G4和G6组成另一个电平触发RS触发器，G1和G2组成基本RS触发器，成为维持阻塞RS触发器的从触发器，其状态随G3和G4的输出变化而变化。 5. 2 基本触发器 （1）在CP=0时，G3和G4两个门被关闭，它们的输出G3OUT、G4OUT=1，使G5、G6两个门的输出随R’和S’变化，但是由于CP=0，所以R’、S’无论怎样变化，这两个同步触发器都不会受R’、S’信号影响。由于此时G3OUT=G4OUT =1，所以从触发器保持输出状态不变。 （2）当S’=1、R’=1时，无论CP=0，还是CP=1，触发器的输出状态均不变。 （3）当CP出现上升沿时，G3和G4两个门被打开，它们的输出只与CP上升沿瞬间R’或S’端的信号有关。 5. 2 基本触发器 ② 若CP上升沿时R’=1，则G6OUT =0，G4OUT=l；当S’=0时，G5OUT = 1，G3OUT =0。 在CP=1期间，由于G3的输出到G5的连线（又称置1维持线）的作用，使S’=1，仍维持G3OUT =0。由于G3的输出到G4的连线（又称置0阻塞线）的作用，即使R’=0后使G6OUT = 1，G4OUT = 1仍维持不变。此时，从触发器置1。 5. 2 基本触发器 5.2.3 D型触发器 1. 电平触发D触发器 将电平触发RS触发器的R、S两端经一非门后相连接，即可构成电平触发的型D触发器，如图5-8所示。 5. 2 基本触发器 由于将原电平触发RS触发器的输入端R、S经反相器后相连接，当D端有输入信号时，原钟控RS触发器的输入端R、S互反，所以D触发器不可能出现输出端不稳定的状态，自然就无须约束条件。 由图5-8可见，CP=0时，D型触发器保持原来的输出状态。当CP=1时，若D=1，则触发器输出Qn+1=1；若D=0，则触发器输出Qn+1=0。 可见，在CP=1期间，D触发器的状态随输入端D的状态变化而变化，因此同样具有电平触发的特点。表5-5是电平触发D触发器的特性表。 5. 2 基本触发器 2. 主从结构的D型触发器 用两个电平触发的D型触发器可以构成一个主-从结构的D型触发器，如图5-9所示。两个D触发器分别由CP信号控制，当CP=0时，主D触发器控制门被打开，主D触发器输出状态由当前输入端D的状态决定，从D触发器控制门被关闭，保持原输出状态；当CP=1时，主D触发器控制门被关闭，从D触发器控制门被打开，输出状态由前一时刻主D触发器的状态决定。主-从结构D触发器特性表如表5-9所示。 5. 2 基本触发器 3. 边沿触发的D型触发器 边沿触发的触发器在时钟脉冲的上升沿或下降沿时刻改变输出状态，并且只在边沿前一瞬间的输入信号有效。如图5-10所示为边沿D触发器的逻辑符号。逻辑符号中，“”表示CP为边沿触发，以区分电平触发，“O”表示下降沿触发。 5. 2 基本触发器 边沿D触发器的特性方程表达式及特性表仍与电平触发D触发器的特性方程及特性表相同，只是输出状态发生变化的时刻不同。它在时钟脉冲的上升沿或下降沿时刻，将上升沿或下降沿前一瞬间的输入D数据传输到输出端。 5. 2 基本触发器 【例5-1】 边沿D触发器构成的电路如图5-11所示，设触发器的初始状态Q1Q0 = 00，确定Q0及Q1在时钟脉冲作用下的波形。 解：由于两个D型触发器的