SAR ADC中一种比较器失调和噪声容忍的模型.pdfVIP

第 43卷 第 5期 电 子 科 技 大 学 学 报 V_01．43 No．5 2014年9月 JournalofUniversityofElectronicScienceandTechnologyofChina Sep．2014 SARADC中一种 比较器失调和噪声容忍的模型 高俊枫 ，李 梁2，李广军 ，李 强 ，郭志勇 (1．电子科技大学通信专用集成电路工程中心 成都 611731；2．模拟集成电路国家重点实验室 重庆 南岸区 400060) 【摘要】提出了一种针对逐次逼近型(SAR)模数转换器(ADc)中比较器失调和噪声容忍的低功耗模型。该模型在前 一m一1 个比较周期引入一个快速低功耗的 “差 比较器，从而减少高性能大功耗的 好“”比较器的工作周期，并且通过第 +2周期 的冗余电容和正常比较器的输出修正低功耗比较器的误差，从而实现单个 “好”比较器工作时的性能。模型的容忍能力达~1]-4-2 LSB(最小权重位)。基于该模型，在0．13BmCM0S(互补金属氧化物半导体)工艺下设计并仿真了一个10~：100MS／sSAP．ADC。 版图提取参数后仿真得到SARADC在1．2V电源下能够id!AN9．274-~：有效位数(ENOB)，以及2．01mw的功耗和33fl／conv的品质因 数 (FoM)。 关 键 词 低功耗电子；噪声容忍；失调容忍；逐次逼近型模数转换器 中图分类号 TN4 文献标志码 A doi：10．3969／j．issn．1001-0548．2014．05．006 Low Power0ffsetandNoiseTolerantM odel forComparatorsofSARADC GAPJun．feng，LI-Liang，LIGuang-jun，LIQiang，andGUOZhi-yong (1．CenterofIntegratedCircuitsforCommunications，UniversityofElectronicandScienceTechnologyofChina Chengdu 611731； 2．ScienceandTechnoloyg onAnalogIntegratedCircuitLaboratory Nna’naChongqing 400060) Abstract A lowerpowerdigitalcorrectionmodelforcomparatoroffsetnadnoisetoleranceofsuccessive approximationregister(SAR1naalog-to．digitalconverter(ADC)iSpresented．A finecomparatorwithsmaller offsetnadnoisehaspenaltyofhigherpowernadlowerspeed．Thismodelinvolvesafastercoarsecomparatorwith iesspowernihtefirst(，卜 一1)cyclestorelaxthosepenalties．Theerrorsofhtecoarsecomparatorraetoleratedby thefinecompraatorthroughtheredundnatcompraisoncyclenadthecapacitorat(+2)cycle．ThismodeliSableto toleratenoisenadoffseterrorsupt0士2 leastsignificnatbit(】_uSB)．Aprototypeof10bit100MS／sSARADCwiht mismodelissimulatedina0．13pan CMOStechnology．Thepost-simulationresultsofhteprototypelayout witnessedna effectivenumberofbits(ENOB)of9．27bitraeachievedat100MSiswihtapowerconsumptionof 2．01mW under1．2Vsuppl