410109030233郭龙飞（实验四）.docVIP

数字逻辑课程实验报告 实验名称 VHDL语言实现组合逻辑电路 实验人姓名 郭龙飞 学 ???? 号 410109030233 班 级 四 班 实 验 时 间 5月4日 成 绩 石家庄经济学院信工学院  实验内容 1．全加器的设计； 2．多数表决器的设计； 实验原理 全加器的输入端为A、B、Cin，输出端为sum、cout；多数表决器的输入端为A、B、C，输出端为F； 全加器真值表如下: A B Cin Cout SUM 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 多数表决器真值表如下： A B C F 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 1 1 全加器VHDL程序源代码如下： library ieee; use ieee.std_logic_1164.all; entity qjq is port(A,B,cin:in std_logic; sum,cout:out std_logic); end entity qjq; architecture one of qjq is begin sum=A xor B xor Cin; cout=(A and B) or (A and cin) or (B and cin); end architecture one; 多数表决器的vhdl程序代码如下： library ieee; use ieee.std_logic_1164.all; entity vote is port(A,B,C:in std_logic; F:out std_logic); end entity vote; architecture one of vote is begin F=(A and B) or (A and C) or (B and C); end architecture one; 测试及分析 全加器的仿真波形如下： 多数表决器的仿真波形如下： 经对照两仿真波形与其对应的真值表完全一致，因此实验结果正确无误。 总结 本次实验进行的非常顺利，所写程序源代码均是按照真值表写出，因此程序中没有出现bug。通过本次实验我对vhdl语言编写程序有了深刻的理解，熟悉并掌握了quartus软件的基本使用方法。此感谢关老师的谆谆教诲！