微型计算机原理与接口技术 教学课件 作者 吕林涛 主编 梁莉 宋继红 副主编 第四章.pptVIP

4.2.2存储器地址译码方法 2.地址译码电路的设计 存储器地址译码电路的设计一般遵循如下步骤： 1) 根据系统中实际存储器容量，确定存储器在整个寻址空间的位置。 2) 根据所选用存储芯片的容量，确定译码方法并画出相应的地址位图。 3) 选用合适器件，画出译码电路图。  【例4.1】某微机系统地址总线为16位，实际存储器容量为16KB，ROM区和RAM区各占8KB。其中，ROM区采用容量为2KB的EPROM芯片，RAM区采用容量为1KB的静态RAM芯片。试设计该存储器的地址译码电路。 4.2.2存储器地址译码方法 按照设计的一般步骤，设计过程如下： 1) 该系统的寻址空间最大为64KB，假定实际存储器占用最低16KB的存储空间，即地址为0000H～3FFFH。其中0000H～1FFFH为EPROM区，2000H～3FFFH为RAM区。 2) 根据所采用的存储芯片容量，确定译码方法并画出相应的地址位图。由于EPROM芯片与RAM芯片的存储容量不同，所以用于片内寻址的地址位数也不同。EPROM芯片容量为2KB，需要11位地址；RAM芯片容量为1KB，只需要10位地址。这就使得用于片选控制译码的地址位也不相同。对这类译码问题通常有两种解决方法：一种方法是用各自的译码电路分别译码产生各自的片选信号；另一种方法是分两次译码，即先按芯片容量大的进行一次译码，将一部分输出作为大容量芯片的片选信号，另外一部分输出则与其他相关地址一起进行二次译码，产生小容量芯片的片选信号。这种方法可推广到多种不同容量的芯片一起使用的场合，这时可通过多层译码相继产生容量从大到小的不同芯片的片选信号。 4.2.2存储器地址译码方法 本例采用第二种方法，即二次译码法。先进行一次译码产生区分8个2KB的信号，将其中的4个输出作为4片EPROM的片选信号。另外4个输出并和与之相关的另一位地址一起进行二次译码，产生8片1KB RAM芯片的片选信号。此外，对于取值固定不变的高位地址可令其作为译码允许控制。据此，可得到相应的地址位图，如图所示。 4.2.2存储器地址译码方法 4.2.2存储器地址译码方法 3) 根据地址位图，可考虑用3—8译码器完成一次译码，用适当逻辑门完成二次译码。假定选用74LS138和或门，则相应地址译码电路如图所示。 4.2.3存储器与控制总线、数据总线、地址总线的连接 1存储器与控制总线的连接 控制存储芯片工作的信号除由地址译码电路产生的片选信号外，还有决定其操作类型的读、写控制信号。不同功能和不同型号的存储芯片，对应于片选、读、写3种控制功能的引脚不尽相同。 ROM只有读操作而无写操作，所以片选和存储器读可用同一引脚CS进行控制。 RAM既有读操作又有写操作，故增加了写控制，常用方法有两种。一种方法是用一条WE线来控制读、写，当CS=0，WE=1时为存储器读；当CS=0，WE=0时为存储器写。另一种方法是用OE和WE分别控制读、写，CE控制芯片选通。CE由高位地址译码控制，OE由存储器读RD控制，WE由存储器写WR控制。当CE=0，OE=0时为读；当CE=0，WE=0时为写。 其次，如前所述当存储芯片速度较慢，以至于不能在CPU的读/写周期内完成读数、写数时，则必须在接口电路中向CPU提供相应的等待状态请求信号。 4.2.2存储器与控制总线、数据总线、地址总线的连接 2存储器与数据总线的连接 在微机系统中，数据是以字节为单位进行存取的，因此与之对应的内存也必须以8位为一个存储单元，对应一个存储地址。当用字长不足8位的芯片构成内存储器时，必须用多片合在一起，并行构成具有8位字长的存储单元。 4.2.2存储器与控制总线、数据总线、地址总线的连接 3存储器与地址总线的连接 高端地址总线经译码器连接存储器的片选信号，低端地址总线直接连接存储器芯片的地址线。例如：RAM芯片容量为1KB，其地址为10位（A9～A0），数据为8位（O7～O0），则总线的D7～D0连接到存储器的数据线（O7～O0）上，总线的A9～A0连接到存储器的10位地址线A9～A0上,CPU地址总线的高端地址A15～A10经译码器连接存储器的片选信号CS(或CE)。 4.3 主存储器接口 4.3.1 EPROM与CPU的接口 目前广泛使用的典型EPROM芯片有Intel公司生产的2716、2732、2764、27128、27256、27512等，其容量分别为2K×8位至64K×8位。前两种为24脚双列直插式封装，后几种为28脚双列直插式封装。现以Intel 271