电子设计自动化技术教学课件 作者张永生 第5章.pptVIP

第5章 VHDL程序设计基础 5.1　组合逻辑设计 5.2 时序逻辑设计 　　5.3 存诸器设计 　　本章小结 　　本章习题 IF(cin= ‘1’)THEN IF(bcd1n=9)THEN bcd1n= “0000”； ELSE bcd1n=bcd1n+1； ENDIF； ENDIF； ENDIF； END PROCESS； PROCESS(clk’bcd10wr) BEGIN IF(bcd10wr= ‘1’)THEN bcd10n=datain(2 DOWNTO 0)；ELSIF(clk’EVENT AND clk= ‘1’)THEN IF(c1n= ‘1’AND bcd1n=9)THEN IF(bcd10n=5)THEN bcd10n= “DOO”； ELSE bcd10n=bcd10n+1； ENDIF； ENDIF； ENDIF； END PROCESS： PROOESS(bcd10n．bcd1n，cin) BEGIN IF(c1n= ‘1’AND bcd1n=9 AND bcd10n=5)THEN c0= ‘1’； ELSE c0= ‘O’； ENDIF； END PROCESS； END rt1； 在例5-23中第一个进程处理个位计数；第二个进程处理十位计数；第三个进程处理进位输出co的输出值。应注意，个位和十位的计数条件是不一样的。 2．异步计数器 异步计数器又称行波计数器，它的下一位计数器的输出作为上一位计数器的时钟信号，这一级一级串行连接起来就构成了一个异步计数器。 异步计数器与同步计数器不同之处就在于时钟脉冲的提供方式，除此之外就没有什么不同，它同样可以构成各种各样的计数器。但是，由于异步计数器采用行波计数，从而使计数延迟增加，在要求延迟小的领域受到了很大限制。尽管如此，由于它的电路简单，仍有广泛的应用。 用VHDL语言描述异步计数器，与上述同步计数器不同之处主要表现在对各级时钟脉冲的描述上，这一点请读者在阅读例程时多加注意。 一个由8个触发器构成的行波计数器的程序如例5-24所示，其综合以后的电原理图如图5-24所示。 例5-24 LIBRARY IEEE； USE IEEE．STD LOGIC 1164．ALL； ENTITY dffr IS PORT (clk, clr, d: IN STD LOGIC； q, qb: OUT STD LOGIC； END dffr； ARCHITECTURE rt1 OF dffr IS SIGNAL q in: STD LOGIC； BEGIN qb=NOT q in； q=q in； PROCESS(clk，clr) BEGlN IF(clr=’1’)THEN q in= ‘0’； ELSIF(clk’EVENT AND clk= ‘1’)THEN q in=d； ENDIF； END PROCESS； END rt1； LIBRARY IEEE； USE IEEE．STD LOGIC 1164．ALL； ENTITY rp1cont IS PORT(clk．clr: IN STD LOGIC； count: OUT STD LOGIC VECT0R(7 DOWNTO 0))； END rp1cont； ARCHITECTURE rt1 OF rp1cont IS SIGNAL count in bar：STD LOGIC VECTOR (8 DOWNTO 0)； COMPONENT dffr PORT(clk，clr，d：IN STD LOGIC； q，qb: OUT STD LOGIC)； END COMPONENT； BEGIN count in bar(0)=clk ； gen1:FOR i IN 0 To 7 GENERATE U：dffr PORT MAP(clk=count in bar(i)，