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CPLD实现时序电路 Xilinx ISE 设计步骤 设计输入（HDL或ECS） 综合（Synthesize） 实现（Implementation） 下载验证 电路设计要求 实现一个计数器，计数结果显示在数码管上： 数码管最低位b0进行十进制计数(cp=0.1s)； 数码管b2 b1进行二十四进制计数(cp=1s)； 数码管最高位b3进行十进制计数(cp=24s)。 模块设计 计数脉冲产生电路（T =0.1s） 十进制计数器 二十四进制计数器 数码管动态显示 4位四选一数据选择器 计数脉冲产生电路（T =0.1s） 实验板上晶振频率为11.0592MHz，采用21位加计数器，从21‘h179000到21’h87000（注：最高位进位丢弃），从而最高位可获得50%占空比的0.1秒脉冲。 1 module cp100ms(clk, cp,shifter); 2 input clk; //11.0592MHz 3 output cp; //提供50%占空比的0.1s脉冲 4 output [1:0]shifter; //提取可供动态显示位轮巡的编码数据 5 reg [20:0] count; //内部申请21位寄存器，实现大分频 6 7 always@(_____________) //clk下降沿触发行为 8 begin 9 if _______