EDA技术与应用(设计应用).pptVIP

第8章 EDA技术的应用 8.1 组合逻辑电路设计应用 8.2 时序逻辑电路设计应用 第8章 EDA技术的应用 8.1 组合逻辑电路设计应用 8.2 时序逻辑电路设计应用 2: q = 3: q = 4: q = 5: q = 6: q = 7: q = default : q = bzzzzzzzz; endcase end endmodule 8.2.1 JK触发器设计 JK触发器的元件符号如图8.14所示，其中J、K是数据输入端，CLR是复位控制输入端，当CLR=0时，触发器的状态被置为0态；CLK是时钟输入端；Q和QN是触发器的两个互补输出端。 图8.14 JK触发器的元件符号 用VHDL描述的JK触发器源程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY myjkff IS PORT(j,k,clr:IN STD_LOGIC; clk:IN STD_LOGIC; q,qn:BUFFER STD_LOGIC); END myjkff; ARCHITECTURE one OF myjkff IS BEGIN PROCESS(j,k,clr,clk) VARIABLE jk:STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN jk:=(j k); IF clr=0 THEN q=0; qn=1; ELSIF clkEVENT AND clk=0 THEN CASE jk IS WHEN 00 = q =q; qn = qn; WHEN 01 = q = 0; qn = 1; WHEN 10 = q = 1; qn = 0; WHEN 11 = q = NOT q; qn = NOT qn; WHEN OTHERS = NULL; END CASE ; END IF; END PROCESS; END one; 用Verilog HDL描述的JK触发器源程序如下： module myjkff(j,k,clr,clk,q,qn); input j,k,clr,clk; output q,qn; reg q,qn; always @(negedge clr or negedge clk) begin if (~clr) begin q = 0; qn = 1; end else case ({j,k}) b00: begin q = q; qn = qn; end b01: begin q = 0; qn = 1; end b10: begin q = 1; qn = 0; end b11: begin q = ~q; qn = ~qn; end default begin q = 0; qn = 1;end endcase end endmodule 8.2.2 8D锁存器设计 具有三态输出的8D锁存器元件符号如图8.16所示。CLR是复位控制输入端，当CLR=0时，8位数据输出Q[7..0]ENA是使能控制输入端，当ENA=1时，锁存器处于工作状态，输出Q[7..0]＝D[7..0]；ENA=0时，锁存器的状态保持不变。OE是三态输出控制端，当OE=1时，输出为高阻态；OE=0时，锁存器为正常输出状态。 图8.16 8D锁存器元件符号 用VHDL描述的8D锁存器源程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY latch8 IS PORT(clr,clk,ena,oe:IN STD_LOGIC; d:IN STD_LOGIC_VECTOR(7 DOWNTO 0); q:BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0)); END latch8; ARCHITECTURE one OF latch8 IS SIGNAL q_temp:STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN u1:PROCESS(clk,clr,ena,oe) BEGIN IF clr=0 THEN q_temp = ELSIF clkEVENT AND clk=