TMS320C54X DSP原理及应用 第二版 教学课件 作者 乔瑞萍 第5 8章 第6章.pptVIP

第6章　TMS320C54x片内外设 6.1 时?钟?发?生?器　　图6-1 时钟电路时钟发生器为TMS320C54x提供时钟信号，它包括一个内部振荡器和一个锁相环电路。时钟发生器可以由内部振荡电路或外部时钟源驱动。 　　? 内部振荡电路驱动方式：将一个晶体跨接到X1和X2/CLKIN引脚两端，使内部振荡器工作，时钟电路如图6-1所示。图中的电路工作在基波方式，建议C1和C2值为10?pF。如果工作在谐波方式，则还要加一些元件。　　? 外部时钟源驱动方式：将一个外部时钟信号直接加到X2/CLKIN引脚(X1悬空不接)。 　　晶体(Crystal)是晶体谐振器的简称，是一种压电石英晶体器件，具有一个固有的谐振频率，在恰当的激励作用下，以其固有频率振荡。振荡电路(Oscillator)是为晶体提供激励和检测的电路。晶振(Crystal Oscillator)将晶体、振荡器和负载电容集成在一起，其输出是方波时钟信号。 　　锁相环(Phase-Locked Loops，PLL)电路用于对输入时钟信号进行分频或倍频。它可以产生一个比外部时钟频率高数倍的CPU时钟，这个CPU时钟由一个特殊因子与外部时钟源相乘得到。这样，我们就可以使用一个频率很小的外部时钟源与CPU连接，以降低噪声。 　　TMS320C54x内部的PLL时钟控制方式为：　　? 硬件配置的PLL(如TMS320C541、TMS320C542、TMS320C543、TMS320C545和TMS320C546)；　　? 软件可编程PLL(如TMS320C545A、TMS320C546A和TMS320C548)。 　　1．硬件配置的PLL　　通过设定TMS320C54x的3个引脚(CLKMD1、CLKMD2和CLKMD3)的状态来完成PLL的配置。时钟方式的配置方法如表6-1所示。 　　由表6-1可见，不用PLL时，CPU的时钟频率等于晶体振荡频率或外部时钟频率的一半；如果用PLL，CPU的时钟频率等于外部时钟源或内部振荡器频率乘以系数N(PLL×N)。　　注意：在DSP已经正常工作时，不能重新改变和配置DSP的时钟方式，但当DSP进入节电模式IDLE3，即其CLKOUT输出为高后，可以改变和重新配置DSP的时钟方式。 　　2．软件可编程PLL　　软件可编程PLL是一种高度灵活的时钟控制方式，它的时钟定标器提供各种时钟乘法器系数，并能直接接通和关断PLL。PLL的锁定定时器可以延迟器件PLL时钟方式的切换，直到锁定为止。 　　通过软件编程，可以选用以下两种时钟方式中的一种：　　? ?PLL方式。输入时钟(CLKIN)乘以31个可能的系数中的一个，这些系数的取值范围是0.25～15。这是靠PLL电路来完成的。　　? DIV(分频器)方式。输入时钟(CLKIN)除以2或4。当采用DIV方式时，所有的模拟电路，包括PLL电路都关断，以使功耗最小。　 6.1.2 时钟模块编程　　软件可编程PLL可以对时钟方式寄存器(CLKMD)进行编程加载，以将其配置成所要求的时钟方式。CLKMD寄存器是16位存储器映像寄存器，地址为0058H。它用来定义PLL时钟模块中的时钟配置。CLKMD的结构如图6-2所示。 图6-2 CLKMD的结构 　　时钟方式寄存器(CLKMD)各位段的功能如表6-2所示，PLL的乘数如表6-3所示。 　　当用IDLE指令降低功耗要求时，恰当地使用PLL显得尤为重要。时钟发生器在DIV模式且禁止PLL时，消耗功耗最少。因此，若要考虑降低功耗，则必须在IDLE指令执行前，从PLL模式切换到DIV模式，且禁止PLL；在被IDLE1/IDLE2/IDLE3指令唤醒后，时钟发生器会重新对PLL模式进行编程。 　　如果要从DIV进入PLL?×?3方式，已知PLLCOUNT=64(锁定时间值)，再在程序中加入如下指令即可： STM #0010001000000111B,CLKMD；　　　　　　 PLLCOUNT=64(十进制) 6.1.3 低功耗(节电)模式　　 TMS320C54x器件有四种节电模式，可以通过停止DSP内部的不同时钟，使TMS320C54x的核心进入休眠状态，降低功耗，且能保持CPU中的内容。当节电模式结束时，DSP被唤醒，可以连续工作下去。　　通过执行IDLE1、IDLE2和IDLE3三条指令，或使信号为低电平，可使处理器进入不同的节电模式。表6-4列出了四种节电模式及其特性。 　　1．IDLE1模式　　IDLE1暂停所有的CPU活动，但片内外设仍在工作。片内外设如串口定时器等的中断可唤醒CPU结束节电工作方式。使用IDLE1指令可进入IDLE1模式，而使用唤