简易数字钟设计(已仿真).docVIP

简易数字钟设计 摘 要 本文针对简易数字钟的设计要求，提出了两种整体设计方案，在比较两个方案的优缺点后，选择了其中较优的一个方案，进行由上而下层次化的设计，先定义和规定各个模块的结构，再对模块内部进行详细设计。详细设计的时候又根据可采用的芯片，分析各芯片是否适合本次设计，选择较合适的芯片进行设计，最后将设计好的模块组合调试，并最终在EWB下仿真通过。 关键词 数字钟，EWB，74LS160，总线，三态门，子电路 一、引言：所谓数字钟，是指利用电子电路构成的计时器。相对机械钟而言，数字钟能达到准确计时，并显示小时、分、秒，同时能对该钟进行调整。在此基础上，还能够实现整点报时，定时报闹等功能。 设计过程采用系统设计的方法，先分析任务，得到系统要求，然后进行总体设计，划分子系统，然后进行详细设计，决定各个功能子系统中的内部电路，最后进行测试。 二、任务分析：能按时钟功能进行小时、分钟、秒计时，并显示时间及调整时间，能整点报时，定点报时，使用4个数码管，能切换显示。 总体设计 本阶段的任务是根据任务要求进行模块划分，提出方案，并进行比较分析，最终找到较优的方案。 方案一、采用异步电路，数据选择器 将时钟信号输给秒模块，秒模块的进位输给分模块，分模块进位输入给时模块，切换的时候使用2选1数据选择器进行切换，电路框图如下： 该方案的优点是模块内部简单，基本不需要额外的电路，但缺点也很明显，该方案结构不清晰，模块间关系混乱，模块外还需使用较多门电路，不利于功能扩充，且使用了异步电路，计数在59的时候，高一级马上进位，故本次设计不采用此方案。 方案二、采用同步电路，总线结构 时钟信号分别加到各个模块，各个模块功能相对独立，框图如下： 该方案用总线结构，主要功能集中在模块内部，模块功能较为独立，模块间连线简单，易于扩展，本次设计采用此方案。 综上所述，本次设计采用方案二。秒计数和分计数为60进制，时计数为24进制，为了简化设计，秒和分计数采用同一单元。控制模块有两部分，一为实现调整切换，二为实现显示切换。现对本方案中的各个主要功能模块的接口定义如下： 60进制模块（电路图中模块名称为60count，下同。） 实现同步60进制计数，可调整 电源 5v 时钟信号输入 接1Hz的信号源 进位输入 接秒的进位信号，实现秒功能时，接低电平。 进位输出 秒模块接分模块，分模块接时模块 显示输出 接到显示总线，能闪烁 闹钟比较信号输出 接到闹钟，秒模块悬空 整点报时信号输出 接到响铃，实现3短1长响铃 调整使能端 入0有效，有效时，显示信号输出，同时屏蔽进位输入和进位输出，允许调整信号输入。 显示使能端 入0有效 调整信号输入 24进制模块（24count） 实现同步24进制计数，可调整 电源，时钟信号 同上 进位输入 接分的进位信号 进位输出 秒模块接分模块，分模块接时模块 显示输出 同上 闹钟比较信号输出 接到闹钟 调整使能端，显示使能端，调整信号输入 同上 闹钟模块（60clock，24clock） 实现可与时钟比较，并输出闹铃信号，可调整 电源，时钟信号 同上 闹钟比较信号输入 秒模块接分模块，分模块接时模块 显示输出 同上 闹铃输出 接到蜂鸣器 调整使能端，显示使能端，调整信号输入 同上 控制模块（fun，func） 管理总线资源，对各个模块输出控制信号 电源 5v VCC 调整切换信号 接各个需要调整的模块 调整信号 接到各个需要调整的模块 显示切换信号 接到各个需要共享显示总线的模块 控制信号输出 接到各个模块，有且只能有1个为0 至此，本阶段就结束了。在上面的接口定义中，也可以发现，各个模块的独立性是很强的，这样的结构使得以后的扩展很容易。 详细设计 在上一阶段进行总体设计完成后，现在就可以分开独立的完成各个功能模块了。本阶段主要问题在于计数器的设计，计数部分需要24进制和60进制计数器，控制部分需要循环计数器。由于标准集成计数器没有所需进制，需要编程实现。 首先，需要选择使用集成芯片，总体思路是在满足所需功能前提下，能是电路尽可能简单。有以下方案： 采用74160 该芯片管脚及功能表如图所示：74160为异步复位，同步置数，ENP，ENT同时为一时才可以计时，其中之一为高电平时，则保持。RCO产生进位信号。74160相对于其他芯片来说，功能较少，使用简单，但是也因功能简单导致在实现数字钟的某些特定功能时需要加入比较多的附加电路。如74160没有减计数的功能，须寻求其他方法来解决，设计较复杂。，由于不准备设计减计数，在功能能满足要求的前提下，该芯片使用简单，适合此次设计。 采用74190 芯片管脚图及真值表如图所示：可知，74190上升沿触发，由U/D’控制加减计数，有