嵌入式系统的存储器.pptVIP

第四节 嵌入式系统的存储器 4.1 概述 4.2存储器的工作时序 4.3存储器的分类 4.3.1 静态随机存储器SRAM 4.3.2 动态随机存储器DRAM 4.3.3 双端口RAM 4.3.4 FIFO 4.3.5 ROM 4.3.6 FLASH 4.4存储器的测试 概述 片内存储器（集成的）和片外存储器（扩展的） 描述存储器的方法：容量和字宽 1Mx4b的存储器表示每次访问可获得4位数据，总共有1M=1024个地址，4Mx1B的存储器表示每次访问可获得1个字节数据，总共有4M=4*1024个地址 嵌入式系统典型的存储器分配图 嵌入式系统中断向量地址： （1）中断向量或中断处理程序的入口地址设置在ROM空间，一旦设置，运行中不再更改。经常用于小规模的系统中； （2）中断向量设计在RAM空间，当执行ROM中的初始化代码时，设置中断向量。经常用于大型系统中。 存储器的工作时序 存储器读写以CPU为准 正确的时序关系： 合适的存储器芯片 CPU提供正确的读写时序 合适的中间电路如译码器等 读写周期 8086读时序 8086写时序 最恶劣条件分析 最恶劣条件分析就是考虑系统在各种最恶劣条件下（包括温度、电压变化、生产条件变化等）各模块、电路元件的各种参数之间的匹配性，保证在最恶劣条件下满足参数要求。 考虑不周将会出现系统故障，现象包括时断时续的故障、电源或温度等条件变化敏感等。 在元件互联的时序特性中，通常几个比较关键的参数是： (1)上升/下降时间（rising/falling time） (2) 传播延迟时间(propagation delay time) (3)建立时间(setup time) (4)保持时间(hold time) (5)三态允许/禁止延迟时间(tri-state enable and disable delay) (6)脉冲宽度(pulse width) (7)时钟频率(clock frequency) 逻辑电路通常分为组合(combinatorial)逻辑电路和时序(sequential)逻辑电路。 组合逻辑电路的输出是当前的输入的逻辑组合,并具有一定的延迟.如门电路，缓冲器，反相器，多路开关，译码器等． 时序逻辑电路有存储器，输出依赖于当前输入和历史输入信号．触发器，寄存器，计数器以及微处理器等．时序逻辑电路包括同步时序逻辑电路和异步时序逻辑电路．同步时序逻辑电路的状态变化与时钟同步．异步逻辑电路没有时钟． （1）上升/下降时间（rising/falling time） 20%-80%(10%-90%)上升时间,80%-20% (90%-10%)下降时间 (2) 传播延迟时间(propagation delay time) 输入状态变化到输出状态变化的时间，从50%点测量。从高到低的时间比从低到高的时间短，吸收(sink)电流的特性比提供(source)电流的特性好 (3)建立时间(setup time)/保持时间(hold time) 建立时间：在时钟信号变化之前数据必须达到稳定状态，Tsu. 保持时间：在时钟信号变化之后数据必须保持稳定有效的时间，TH. 如果建立时间和保持时间不够，将导致输出数据无效或者输出振荡称为亚稳定状态(metastability)，以时钟信号的50%幅值点为测量点。 (4) 三态允许/禁止延迟时间 (tri-state enable and disable delay) 总线竞争，导致很大电流流过，电源电压降低，其他电路输出状态或程序运行或逻辑出现故障，造成系统故障。设计一个安全的时间间隔，在此间隔中总线没有驱动处于三态状态。 (5) 脉冲宽度(pulse width)与时钟频率(clock frequency) 三、存储器的分类 （1）随机存储器RAM 可以被随机读写,与磁带机不同. 静态随机存储器SRAM：只要供电，数据就保存在其中，断电就没有了。 动态随机存储器DRAM：即使供电其中的数据也只能保存不到1s的时间，通常为0.25ms。使用时需要与DRAM控制器配合。 SRAM比DRAM快，工作时SRAM比DRAM耗电多，DRAM存储密度较大，DRAM需要控制器。小容量的SRAM较便宜，大容量DRAM较经济。 （1）静态随机存储器SRAM （2）动态随机存储器DRAM DRAM控制器集成了刷新定时器、刷新地址计数器及完成地址切换的多路转换器。 DRAM控制器从功能上分为两部分：一个是地址处理部分，一个是时序处理部分。 地址处理部分是