数字电子技术 教学课件 作者 王秀敏主编5 5.10.pptVIP

5.10 数字系统的EDA实现 5.10.1 组合逻辑电路门级建模 门级建模就是将逻辑电路的电路图用硬件描述语言表示出来 。 调用Verilog HDL中内置的基本门级元件描述逻辑图中的元件及元件之间的连接关系。 即： Verilog HDL中提供12个内置基本门元件。 门级元件的输入和输出变量都应为线网型变量。 多输入门：and、nand、nor、or、xor 和xnor。 多输入逻辑门允许单个输出，但可以有一个或多个输入。 多输出门: buf和not 。 多输出门只允许有单个输入，一个或多个输出。 三态门: bufif0、bufif1、notif0和notif1。 这些门有一个输出、一个数据输入和一个控制输入。 例1 如图所示为由门电路构成的半加器，试使用Verilog HDL的门级元件进行描述。 解： module half_adder (sum, cout, a, b)； output sum, cout; input a, b; xor U0(sum, a, b); and U1(cout, a, b); endmoudle 5.10.2 组合逻辑电路的建模方法 采用门级元件模型优点概念清晰、使用方便 ，缺点工作效率很低 。 数据流建模和行为级建模的方法能够在更高的抽象层次描述电路，然后通过