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数字电子技术 教学课件 作者 王秀敏主编7 7.4 典型时序数字系统的EDA设计.pptVIP

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  • 2017-10-09 发布于广东
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数字电子技术 教学课件 作者 王秀敏主编7 7.4 典型时序数字系统的EDA设计.ppt

    * * 7.4 典型时序数字系统的EDA设计 例 采用Verilog HDL设计一个8分频器 module div_freq8(out,clk); output out; input clk; reg[2:0] temp; //定义一个3位二进制计数器 reg out; always @(posedge clk)begintemp=temp+1; //实现计数器 out=temp[2]; //将3位计数器的最高二进位输出实现了8分频器 end endmodule *

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