数字电子技术基础 教学课件 作者 赵莹CH4 CH4.10.pptVIP

组合逻辑电路 4.10用VHDL描述组合逻辑电路 1．8线-3线编码器VHDL描述 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY encoder1 IS PORT ( d: IN STD_LOGIC_VECTOR ( 7 DOWNTO 0 )； encode: OUT STD_LOGIC_VECTOR ( 2 DOWNTO 0 ))； END encoder1； ARCHITECTURE one OF encoder1 IS BEGIN encode = ”111” WHEN d(7)=’1’ else ”110” WHEN d(6)=’1’ else ”101” WHEN d(5)=’1’ else ”100” WHEN d(4)=’1’ else ”011” WHEN d(3)=’1’ else ”010” WHEN d(2)=’1’ e