数字电子技术项目教程 教学课件 作者 邱丽芳 项目2 3抢答器的触发锁存电路1.pptVIP

（a）电路结构 （b）逻辑符号 图2-3-21 下降沿触发JK触发器 (1)CP=0期间，与门B、B`及G3、G4同时被CP的低电平封锁，门A、A’是打开的，基本RS触发器的Q和 通过A、A’的反馈互锁保持不变。 (2)CP=1期间，门B、B’被解除封锁，基本RS触发器的状态可以通过门B、B’继续保持原状态不变。 下面再分析在CP的上升沿和下降沿的瞬间，电路工作状态所起的变化。 在CP由0到1的上升沿瞬间，由于与非门G3、G4传输时间的延迟作用，门B、B’先打开，这时与上述CP=1的情况相同，可见JK不起作用。 在CP由1到0的下降沿瞬间，情况就不同了。由于G3、G4的延迟，门B、B’先关闭，B=B`=1，而G3、G4的输出要求保持一个tpd的延迟时间，就在这一个极短时间内，或非门和与门A、A’相当于构成与非门的基本RS触发器，对应可得同步RS触发器的特性方程式： Qn+1 = J + Qn 此后，门G3、G4被CP=0封锁，触发器状态Q不再受JK信号影响而变化。 由此可知，该触发器只有在CP下降沿的时刻，才能使输出Q发生变化，具有边沿触发的特点。 下降沿触发的JK触发器的功能表、特性方程与同步时钟触发的JK触发器相同。 在下降沿触发的JK触发器中，触发器的次态仅仅取决于CP下降沿到达时刻J、K的状态。其波形图如图2-3