数字逻辑原理与应用 教学课件 作者 郭军 第9章.pptVIP

* * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * 为了使模块描述清晰和具有良好的可读性, 最好将所有的说明部分放在语句前。本书中的所有实例都遵守这一规范。一个模块可以在另一个模块中使用。 在模块中，可用下述方式描述一个设计： 1) 结构方式； 2) 数据流方式； 3) 行为方式； 4) 上述描述方式的混合。 下面给出图9.3所示半加器电路的模块描述实例。 module HalfAdder (A, B, Sum, Carry) ; input A, B; output Sum, Carry; assign Sum = A ^ B; assign Carry = A B; endmodule 图9.3 半加器电路 9.3.2 结构化描述形式 在Verilog HDL中可使用如下方式描述结构: 1) 内置门原语(在门级)； 2) 开关级原语(在晶体管级)； 3) 用户定义的原语(在