第四章 Verilog HDL硬件描述语言.pdfVIP

第四章 Verilog HDL 4.1 硬件描述语言(HDL)概述 1、VHDL 硬件描述语言 超高速硬件描述语言1987年 2、Verilog HDL 硬件描述语言 3、其它硬件描述语言 AHDL C语言（设计电路 有很多缺陷） 4.1.1 Verilog HDL的发展史 阳小明 1/36 由GDA公司开发Cadence OVI （推广Verilog组织）1995年成为IEEE标准 4.1.2 Verilog HDL的优点 1、普及程度优于VHDL 2、类似于C语言，简单易学 3、可以完成各级的硬件描述 4、语法简洁，输入代码小 例如：采用两种硬件描述语言设计同一个计数器 阳小明 2/36 library ieee; module counter (clk,clr,qout); use ieee.std_logic_1164.all input clk, clr; use ieee.std_logic_unsigned.all output [3:0]qout; entity counter is reg [3:0]qout; port ( clk,clr: in std_logic; always @(posedge clk) qout : in std_logic_vector(3 downto 0); if (clr) architecture a of counter is qout=0; signal else qout_temp :std_logic_vector(3 downto 0); qout=qout+1; begin endmodule qout=qout_temp; process(clk) begin if clr=‘1’ then qout_temp=“0000”; else qout_temp= qout_temp+”0001”; end if end process; end a; VHDL 阳小明 Verilog HDL 3/36 4.2 用Verilog HDL设计电路 4.2.1 Verilog HDL语言要素 一、Verilog HDL描述电路模块的组成 1、模块名（端口列表） 给电路取一个名字，并说明进出模块的信号 2、输入输出信号的声明 3、电路功能的描述 4、结束程序 阳小明 4/36 module halfadder(A, B ,Sum,Carry); 1端口列表 input A, B; 2声明：说明输入 output Sum,Carry; 输出信号 assign Sum=A^B;