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基于CPLD和DSP的高速外部接口 周遐1 金瑞2 钟思佳3 李瑞锋4 （昆明冶金高等专科学校 自动化与电力学院　云南　昆明 650033） 摘要：在了解CPLD（Complex Programmable Logic Devices）digital signal processor）的DSP；CPLD；TMS320C6201；Quartus IIBased on CPLD and DSP high speed exterior connection Zhou Xia Jin Rui Zhong Si-jia LI rui-feng (The faculty of Automation and Electric power, kunming Metallurgy college, Kunming, 650033,China ) Abstract: This article in understands CPLD and in the DSP foundation,Using CPLD formidable logical function and DSP high speed operational capability,Realization to exterior connection high speed seamless connection，Enhances the DSP visit peripheral the speed, displays its high speed operational capability fully. Key words: DSP CPLD TMS320C6201 Quartus II Connection 0 引言 DSP虽然在算法处理上功能很强大，但其控制功能是非常弱的；而CPLD本身并不具有内部寄存器，虽然可以用CPLD的逻辑块来实现寄存器，但是这将耗费大量的CPLD资源。然而，CPLD的强项在于时序和逻辑控制。本文介绍的系统就是充分利用了DSP和CPLD的优点，将多个A/D转换单元通过CPLD映射到DSP的I/O地址空间，利用CPLD屏蔽A/D转换的初始化以及读写操作过程，使得DSP可以透过CPLD这个黑匣子快速、准确地获取数据。可编程控制器—Complex Programmable Logic Devices）CPLD是由三大部分组成的·一个二维的逻辑块阵列，构成了PLD器件的逻辑组成核心。·输入输出块·连接逻辑块的互连资源连线资源由各种长度的连线线段组成，其中也有一些可编程的连接开关，它们用于逻辑块之间、逻辑块与输入输出块之间的连接。CPLD的时序严格、速度较快、可编程性好，非常适 1周遐（1959~），男，1982年毕业于云南大学，高级工程师 副教授 研究方向：电子技术、通信技术 图1 典型的PLD的框图 图2 TMS320C6201的硬件体系结构 合于实现译码和专门电路。本文的介绍的是美国TI(Texas Instrument,德州仪器，简称TI)公司的TMS320C6201芯片。内部包含三个主要部分:CPU、存储器和辅助资源。图给出了TMS320C6201的硬件体系结构。 设计原理 2.1设计思路 首先构建系统框架DSP上连接了若干外设，只要知道外设的地址，通过地址映射DSP可以方便的访问这些外设。 以下为MAP1方式下的DSP内存映象图，未列的空间为没有定义。 起始地址#长度 用 途 备 注 0x0000,0000#10000 内部程序存贮器（IPM） 64KB 0x0040,0000#80000 SBSRAM 512KB 0x140,0000#0x200000 FLASH 2MB 0x160,0000#0x80000 控制寄存器定义 0x168,0000#0x80000 为用户保留的异步接口空间 UCE1# 0x170,0000#0x1000 双口RAM定义 0x178,0000#0x20 RS422控制寄存器定义 0x200,0000#0x1000000 SDRAM1 16MB 0x300,0000#0x1000000 SDRAM2 16MB 0x8000,0000#0x10000 内部数据存贮器（IDM） 64KB 当片内的RAM容量不能满足系统的程序/数据空间要求时，用户必须在片外进行存储器扩展，这就需要利用外存储器接口（EMIF）。实际上，DSP 内部各个模块与片外的存储器打交道时，都必须通过EMIF 的控制。EMIF 支持的存储器包括：同步突发静态RAM ( SBSRAM )；同步动态RAM ( SDRAM）；异步器件（包括异步SRAM , ROM