基于FPGA的全数字锁相环性能改进的设计’.pdfVIP

第28卷第2期 云南师范大学学报 V01．28No．2 of Normal Mar．2008 2008年3月 JournalYunnan University 基于FPGA的全数字锁相环性能改进的设计’ 邵 帅， 李曼义， 和 伟， 李树晨 (云南师范大学物理与电子信息学院，云南昆明650092) 摘要：简单介绍了全数字锁相环(ADPLL)的工作原理，详细论述了一种可增大全数字锁相环同步 范围的数控振荡器的设计方法，并给出了部分VHDL设计程序代码和仿真波形。在此数控振荡器的设 计中引入了翻转触发器的概念，并通过改变翻转触发器的动作特点，使得数控振荡器的输出频率提高， 以达到增大全数字锁相环同步范围的目的。 关键词iVHDL；全数字锁相环；数控振荡器；翻转触发器 中图分类号：TN75文献标识码：A 文章编号：1007—9793(2008)02—0037—03 与传统的模拟锁相环相比较，全数字锁相环 对于数字鉴相器而言，常用的有异或门鉴相 (ADPLL)在抗干扰能力和可靠性方面都有着明器和JK触发型鉴相器…，在此我们选择异或门 显的优势。随着现场可编程门列阵(FPGA)的工鉴相器。K计数器和ID计数器的时钟频率分别 作频率和集成度的提高，对高性能ADPLL的设计为Mf0和2Nfo，f0为锁相环的中心频率，一般肘 已经可以实现。本文给出了一种可增大ADPLL和2N取值是2的整数次幂。 同步范围的数控振荡器的设计方法，并进行了仿 当环路锁定时，信号“。和Ⅱ：的相位差为900 真和实践验证。 (即正交)，数字鉴相器的输出信号Ⅱ。恰好是一 个占空比为50％的方波，其频率为参考信号M， 1全数字锁相环的工作原理 频率的两倍。在这种情况下，只要K计数器的K 值满足和肘的关系(KM／4)，其输出端就不会 与以往的数字锁相环不同，组成全数字锁相 产生进位或借位脉冲。此时，ID计数器只对其时 环其系统的所有功能模块均为纯粹的数字电路。 钟频率2Nfo进行二分频处理，以保证11,。和M：的 其结构框图如图1所示。 相位正交。 当环路未锁定时，若Ig。=0，则K计数器向上 加计数，并产生进位脉冲，进位脉冲作用到ID计 数器的进位端INC，该计数器便在二分频过程中 加入半个时钟周期；反之，若u。=1，则K计数器 向下减计数，并发出借位脉冲到ID计数器的借位 端DEC，该计数器便在二分频过程中减去半个时 钟周期。ID计数器的输出信号经过除N计数器， 被N分频后，使得本地估算信号u：的相位得到调 整，最终达到锁定状态∽]。 图1 ADPLL结构框图 frame ofADPLL Fig．1 figure ·收稿日期：2007—07—02 基金项目：国家自然科学基金资助． 作者简介：邵帅(