电子设计自动化技术 教学配套课件 张永生 第10章.pdfVIP

第10章 课程实训 学习目标： 1）进一步熟悉原理图输入法、VHDL等程序语言的 应用； 2 ）掌握用VHDL等程序语言进行组合逻辑电路和时 序逻辑电路设计的基本方法。 3 ）熟悉实际应用电路的设计与仿真过程。 第10章课程实训 10.1 用原理图输入法设计8位全加器 10.2 用VHDL设计组合逻辑电路 10.3 计数译码显示电路的设计 10.4 计数器的设计 返回主目录 10.1 用原理图输入法设计8位全加器 1．实验目的 (1)熟悉利用MAX+PlusII的原理图输入方法来设计简单组合 逻辑电路，学会层次化设计方法。 (2)通过8位全加器的设计，学会利用EDA软件进行电子电路 设计的详细流程。 (3)学会对实验板上的FPGA/CPLD进行编程下载，用硬件验 证自己的设计项目。 2 ．实验原理 加法器是数字系统中的基本逻辑器件，减法器和硬件乘法器 都可由加法器来构成。多位加法器的构成有两种方式：并行进 位和串行进位方式。并行进位加法器设有进位产生逻辑，运算 速度较快；串行进位方式是将低位加法器的进位输出与相邻的 高位加法器的进位输入信号相接，将全加器级联构成多位加法 器。并行进位加法器通常比串行级联加法器占用更多的资源。 随着位数的增加，相同位数的并行加法器与串行加法器的资源 占用差距也越来越大。因此，在工程中使用加法器时，要在速 度和容量之间寻找平衡点。 本设计中的8位二进制并行加法器即是由两个4位二进制并行加 法器级联而成的，其电路原理图如图10-1所示。 图10-1 8位加法器电路原理图 3．实验内容 （1）完成4位全加器ADDER4B 的设计，包括原理图输入、编 译、综合、适配、仿3和实验板上的硬件测试，并将此全加器 电路设置成一个硬件符号入库。建议选择实验电路结构图NO ．1，如图10-2所示。 图10-2 实验电路结构图N0．1 键2(PIO7～I04)、键1(PIO3～PIO0)分别输入4位加数和被 加数，键8(PIO49输入进位信号CIN，数码管5(PIOl9～PIOl6) 显示相加的和S，D8(PIO39)显示进位信COUT。注意，锁定引 脚时，要根据选用的芯片，查阅GW48 EDA实验系统结构图信 号名与芯片引脚对照表来确定引脚号(提示：用输入总线的方式 给出输入信号仿真数据)。 (2) 建立一个更高的原理图设计层次，可以取名为 ADDER8B 。利用以上获得的4位全加器构成8位全加器(电路原 理图可以参考图10-1)，并完成编译、综合、适配、仿真和硬件 测试。 (3) 硬件逻辑验证。 选择实验电路结构图NO.1和图10-1确定引脚的锁定。如可 取实验电路结构图的PIO3～PIO0接A[3..0] ，PIO7～PIO4接 A[7..4] ，PIO11～PIO8接B[3..0]，PIO15～PIO12接B[7.4]， PIO49接CIN。此加法器的被加数A和加数B分别由键2与键1、 键4与键3输入，加法器的最低位进位CIN 由键8输入，计算和S 将分别通过PIO23～PIO20，PIO19～PIO16输出并显示于数码 管6(高4位)和数码管5(低4位)，溢出进位COUT 由PIO39输出， 当有进位时，结果显示于发光管D8上。 4 ．实验报告与思考题 (1) 详细叙述8位加法器的设计流程，给出各层次的原理图及 其对应的仿真波形图，给出加法器的延时情况，最后给出硬 件测试流程和结果。 (2) 为了提高加法器的进位速度，如何改进以上设计的进位 方式? (3) 试用VHDL语言编写一个4位加法器的源程序，完成编译 和仿真，并在此基础上设计8位加法器。 5．参考VHDL源程序 例10-1 4位二进制并行加法器的源程序ADDER4B ．VHD LIBRARY IEEE； USE IEEE．STD LOGIC 1164.ALL； USE IEEE．STD LOGIC UNSIGNED.ALL； ENTITY ADDER4B IS