ddr2+设计注意事项.docVIP

关于DDR2设计说明： 1 芯片选择：MT47H64M16HR-37E 2 管脚分配： 单片DDR2占用管脚资源如下表，一片需要一个FPGA BANK： 管脚数目 占用BANK 特殊要求 数据线 16 1 DQS 4 1 需要连在CC_LC管脚 地址线 13 1 控制线 11 1 时钟clk 2 1 需要连在CC_LC管脚 将DDR2 SDRAM的所有有关的数据线，地址线，控制线，时钟线，均连到FPGA的SSTL18_II电平的BANK上。 端接： SSTL18_II电平在Virtex5 的端接： 使用DCI的端接如下图： 具体电路的连接参照我们已经调通的一个板卡原理图设计。主要是：DDR2数据线、DQS信号等，与FPGA之间串接22欧姆电阻；对时钟、地址信号和控制信号通过47欧姆的电阻上拉至VTT(0.9V)，PCB设计上需要较多因素。 PCB布线顺序：数据线- 地址线- 控制线 - 时钟。其中数据线包括DQ/DQS/DM，它们都是在时钟的双沿发生操作。 PCB布线要点： 各种线的总长有要求； 时钟（差分对）除了等长（ 50mil），要需要25mil的安全距离。两个时钟CK之间相差100mil之内。 地址线不用等长，比时钟要长一些 控制线比时钟要长一些 每一个Data Group(8bits data + DQS + DM)在同一层走线。DDR2的数据线