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逻辑综合中对关键路径处理方法的研究 [ 作者：同济大学微电子中心 夏有为 林正浩?|?转贴自：本站原创?|?点击数：315?|?更新时间：2005-8-19?|?文章录入：admin ] 关键词：综合；Design Compiler；关键路径 ? 引言 在IC设计流程中，逻辑综合是后端设计中很重要的一个环节。综合就是指使用综合工具(本文以Design Compiler为例)，根据芯片制造商提供的基本电路单元库，将硬件描述语言描述的RTL级电路转换为电路网表的过程。主频是芯片性能的重要指标之一，如果希望关键路径的延迟满足芯片设计的周期时间，不但需要RTL代码描述满足要求，更要讲究综合中对关键路径的处理方法。 ? ? ? ? ? 图1 常见的时序路径示意图 图2 边界转化示意图 ? ? ? ? ? ? 图3 structuring策略下某一逻辑的综合电路 图4 flattening策略下同一逻辑的综合电路 综合概述 综合中的延迟及关键路径 图1中给出了常见的两个寄存器R1和R2之间的时序路径。R1和R2分别具有延迟Tck-q和Tsetup，TM和TN分别是M和N逻辑具有的延迟。B对R1来说是输出端口，输出延迟为Tsetup+TN，而对R2是输入端口，输入延迟为Tck-q+TM，于是这条单周期路径的总延迟为Tck-q+TM+Tsetup+TN。 从延迟的角度来说，关键路径就是