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集成电路应用
高速DSP 与SDRAM 之间信号传输延时的分析及应用
北京航空航天大学计算机学院数字媒体实验室( l00083) 葛宝珊 裴艳薇 王希常
摘 要：在高速数字电路设计中，信号在印刷电路板（ ）上的传输延时对于电路的时序影响
PCB
已不容忽视。详细分析并推导了高速数字信号处理器（ ）与同步动态随机存取存储器（ ）之
DSP SDRAM
间各信号的传输延时约束关系；通过一个实例，给出了应用约束条件的具体方法。
关键词：高速数字电路 时序分析 DSP
当今电子技术的发展 日新月异，尤其是深亚微米工 多，负载越大。
艺在 设计中的应用，使得芯片的集成规模愈来愈大， 图 说明了如何在考虑布线延时的基础上确定所
IC l
速度愈来愈高，从而使得如何处理高速信号问题成为设 需的建立和保持时间。
计的关键因素之一。随着电子系统中逻辑和系统时钟频 1. 1 约束条件的确立
率的迅速提高和信号边沿不断变陡，印刷电路板（ ） 由图 可以导出如下约束条件不等式。
PCB l
的线迹互连和板层特性对系统电气性能的影响也越发 （ ）控制线要求满足下列条件才能保证正确读写。
l
重要。对于低频设计, 线迹互连和板层的影响可以不考 建立时间应满足：
虑；当频率超过 50 MHZ 时，互连关系和板层特性的影响 ! isu ( CoHtIoI ) =! osu ( DSP) +! CIock Route DeIay -! CoHtIoI Route DeIay ( SIowest ) !! isu ( SDRAM)
不容忽视，必须对传输线效应加以考虑，在评定系统性 即 （ ）
! -! ! -! l
CoHtIoI Route DeIay(SIowest) CIock Route DeIay osu (DSP) isu (SDRAM)
能时也必须考虑印刷电路板板材的电参数。因此，高速系 其中， 为 控制线建立时间， 为
! SDRAM ! DSP
isu ( SDRAM) osu ( DSP)
统的设计必须面对互连延迟引起的时序
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