微波DDS-PLL频率合成器的研究.pdfVIP

微波DDS．PLL频率合成器研究 房治国唐小宏王占平渠丽娟 电子科技大学电子工程学院 成都 610054 摘要：本文介绍了采用直接数字频率合成器(DDS)激励锁相环(PLL)的方案构成微波 锁相源的实验研究，分析了设计DDS．PLL频率合成器应注意的问题，对杂散抑制技术和PLL 的结构进行了阐述，特别对系统设计的关键问题提出了一些见解。所设计的微波DDS．PLL 锁相源的跳频输出，构成跳频锁相源。 关键字：微波，频率合成器，DDS，PLL，杂散，相位噪声 1．引言 随着现代无线通信系统的发展，移动通信、雷达、制导武器和电子对抗等系统对频率 合成器的频率准确度、频谱纯度和频率稳定度提出了越来越高的要求。世界各国都非常重 视频率合成器的研究，低相位噪声、低杂散和高速变频的频率合成器成为其发展的主要趋 势，该类频率合成器的研究对通信以及国防事业均具有积极的意义im[21。 在一些要求较高的系统中，大部分采用DDS激励PLL这一方案。文献oI采用DDS激 励PLL的来实现短波快速频率合成器，采用了一个PLL输出作DDS的时钟，用DDS激励 另一个PLL来实现频率合成器，对DDS的固有杂散的抑制取得了很好的效果。文献H1将这 DDS激励Pu．的方案，是DDS在国内首次在毫米波段尝试，其指标达到：频率范围 105dBc／Hz其指标已经达到了国内较高水平。 2．方案设计 DDS在相位量化和幅度量化过程中会分别引入相位量化噪声和幅度量化噪声，由此而 产生的杂散大、频谱差，且输出频率不高。而PLL的频率转换和分辨率是一对矛盾，所以 频率转换时问相对较长，只能达到数十ps级，因此将DDS和PLL结合起来的方案可兼顾 各方面的性能，实现的频率源可做到较高的频率、较快的转换速度、较高的分辨率和较低 的杂散与相噪，其性能比较理想。另外，只需修改单片机的控制程序，就可实现锁相源的 跳频输出，构成跳频锁相源。 根据实际工程需要，本文采用DDS激励PLL的方案，其原理框图如图1所示。 617 图1系统设计框图 图中，Fc是由晶振提供给DDS的系统时钟信号，F0是经锁相后的输出信号。其中， 单片机同时控制DDS的工作方式和输出频率以及鉴相器PD的分频比；DDS的输出信号经 输出带通滤波器BPF后，再经放大作为鉴相器PD的参考信号，VCO的输出信号经N次 分频后与此参考信号进行鉴相。下面详细说明各主要部分的设计情况。 4．1单片机部分 因AD9852需要3．3伏电压供电，如用5l系列单片机，其供电电压为5伏，与DDS匹配时 需要电平转换电路，这样会大大增加制版面积，不利于系统的小型化做选用供电电压为2．0— 且28脚全部利用，提高了单片机管脚利用率。但因其片内程序存储器的4K空间分成两页， 每页2K，而本系统的控制程序大小超过2K,程序跳转时需要翻页，因此，采用此单片机的缺 点是编程相对复杂161。 实验过程中发现，单片机的时钟信号会调制到输出信号中去，使输出频谱质量很差， 所以设计电路布局以及走线时应充分考虑到单片机的影响，在布线时应把单片机放在离输 出端尽量远的地方。 4．2DDS部分 随着DDS技术的不断深入研究，其产品性能也不断提高。国外已经有非常成熟的DDS Device公司的AD98系列则 辨率达0．03Hz，杂散-76dBe，变频时间o．1“s；美国Analog 全部内置了D／A变换器，称为Complete—DDS。 AD9852采用3．3V电源供电，内部有48位相位累加器，含有高性能的D／A转换器和 以方便实现频率的跳变；外接精密时钟源时，AD9852可输出频谱纯净，频率和相位都可 以编程控制的模拟正弦波，此信号可作为基准信号源用于通信、雷达及其他电子系统中， 是目前市场上性价比较高的DDS器件之一，可较好地满足本系统的要求m。 AD9852控制口有并行控制和串行控制两种方式，可实现自动双向扫频，由单片机控 制其8位数据口、6位地址口和3位功能口。在设计中为避免电源引入干扰，在AD9852 的每个电源脚附近加滤波电容。另外，ADA9852有多个数字地和模拟地的管脚，一般来说 618 漫计中应把数字地