Verilog HDL简明教程.pdfVIP

下载本文档

37
0
约2.58万字
约 51页
2017-08-15 发布于云南
举报
版权申诉

Verilog HDL简明教程.pdf

1、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。。
2、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击这里二次下载。
3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
4、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
5、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
6、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
7、VIP文档为合作方或网友上传，每下载1次，网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档

Verilog HDL Verilog HDL Verilog HDL Verilog HDL Verilog HDL Verilog HDL Verilog C Verilog HDL Verilog HDL , Verilog HDL1 Verilog HDL2 HDL Verilog HDL3 Verilog Verilog HDL4 Verilog HDL5 - 1 - Verilog HDL 1 - 2 - Verilog HDL - 3 - Verilog HDL 2 HDL HDL 2.1 Verilog ; ; module module_name (port_list); Declarations: reg, wire, parameter, input, output, inout, function, task, . . . Statements: Initial statement Always statement Module instantiation Gate instantiation UDP instantiation Continuous assignment endmodule , module HalfAdder (A, B, Sum, Carry); input A, B; output Sum, Carry; assign #2 Sum = A ^ B; assign #5 Carry = A B; endmodule - 4 - Verilog HDL HalfAdder4 : A B Sum Carry, 1 , ,