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Clock System 報告人:向濤 日期:05年01月21日 Clock Generation 頻率也可以稱為時鐘信號,頻率在主板的工作中起着決定性的作用.而我們所說的CPU的速度,其實也就是CPU的頻率,如P4 1.7GHz,就是CPU的頻率.電腦要進行正確的數據傳送以及正常的運行,沒有時鐘信號是不行的,時鐘信號在電路中的主要作用就是同步:因為在數據傳送過程中,對時序都有着嚴格的要求,只有這樣才能保證數據在傳輸過程中不出錯. 時鐘信號首先設定了一個基準, 我們可以用它來確定其他信號的寬度,另外時鐘信號能夠保證收發數據雙方的同步. 對於CPU而言,時鐘信號作為基準,CPU內部的所有信號處理都要以它作為标尺,這樣他就確定 CPU指令的執行速度. 時鐘種類及頻率: 要产生主板上的时钟信号，那就需要专门的信号发生器，也称为频率发生器.但是主板电路由多个部分组成，每个部分完成不同功能，而各个部分由于存在自己的独立的传輸协议、规范、标准，因此它们正常工作的时钟频率也有所不同，如CPU的FSB可达上百兆，I/O口的时钟頻率为24MHz，USB的时钟频率为48MHz，因此这么多组的频率输出，不可能单独设计，所以主板上都采用专用的频率发生器芯片来控制。 系統時鐘簡圖 100/133/200 MHz展布頻譜, 低電壓 (0.7 V). 為FSB 提供微分 HCLKP/HCLKN 時鐘. 66.667 MHz,展布頻譜, 為 Hub 接口和 AGP提供3.3 V GCLKIN 時鐘信號. 48 MHz,無展布頻譜, USB 時鐘 12 對DRAM 輸出時鐘 (為channels A and B提供SCMCLK_x[5:0] and SCMDCLK_x[5:0]#時鐘.) MCH 輸出一對低電壓微分時鐘,分別為:HCLKP 和 HCLKN. 引腳從外部時鐘產生器接收到一個主頻. 這個主頻被用在主接口及系統記憶邏輯 (主時鐘範圍). AGP the hub 接口同步,均為 66MHz clock 驅動. Processor BCLK Topology and Source Shunt Termination 甚麼是前端总線 总线是将计算机微处理器与内存芯片以及与之通信的设备连接起来的硬件通道。前端总线将CPU连接到主内存和通向磁盘驱动器、调制解调器以及网卡这类系统部件的外设总线。人们常常以MHz表示的速度来描述总线频率。 前端总线（FSB）频率是直接影响CPU与内存直接数据交换速度。由于数据传输最大带宽取决于所有同时传输的数据的宽度和传输频率，即数据带宽＝（总线频率×数据位宽）÷8。目前PC机上所能达到的前端总线频率有266MHz、333MHz、400MHz、533MHz、800MHz几种,前端总频率越大，代表着CPU与内存之间的数据传输量越大，更能充分发挥出CPU的功能。 现在的P技术发展很快，运算速度提高很快而足够大的前端总线可以保障有足够的数据供给给CPU。较低的前端总线将无法供给足够的数据给CPU，这样就限制了CPU性能得发挥,成为系统瓶颈。 外频与前端总线频率的区别：前总线的速度指的是数据传输的速度，外频是CPU与主板之间同步运行的速度。而800MHz前端总线指的是每秒钟CPU可接受的数据传输量是800MHz×64bit/8=6.4GByte/s（1Byte=8bit）。 主板支持的前端总线是由芯片组决定的，一般都带有足够的向下兼容性。如865PE主板支持800MHz前端总线，那安装的CPU的前端总线可以是800MHz，也可以是533MHz，但这样就无法发挥出主板的全部功效 系統時鍾和FSB的關係 為何命名DDR為內存 它比SDRAM多了两个信号： CLK#与DQS，CLK#与正常CLK时钟相位相反，形成差分时钟信号。差分时钟与单根时钟相比信号质量可以得到明显提高,可有效避免电磁干扰的影响,实现高速传输的目的.地址和控制信号的传输在CLK与CLK#的交叉点进行，数据在DQS的上升与下降沿被取样(传输)，从而实现DDR. ACP1X,2X,4X和8X的區別 1x模式(1.5V或3.3V) 266Mhz(4Byte/1clk) 66Mhz*4B=264MB/s 2x模式(1.5V或3.3V) 533MB/s 4x模式(1.5V) 1066MB/s 8x模式(1.5V) 2132MB/s 差分時鍾 一个差分信号是用一个数值来表示两个物理量之间的差异。从严格意义上来讲，所有电压信号都是差分的，因为一个电压只能是相对于另一个电压而言的。在某些系统里,系统‘地’被用作电压基准点。当‘地’当