Xilinx_ISE_大学计划使用教程PPT_3.ppt

实验四：综合技巧的应用--改变综合属性的设置 下面按照前面的步骤打开综合属性设置界面 (Synthesis Options)。 选择顶层设计文件，然后在处理子窗口中选择 Synthesize，并点击鼠标的右键，选择Properties。 1 实验四：综合技巧的应用--改变综合属性的设置 按照下面的界面进行设置，然后点击“ok”。 2 实验四：综合技巧的应用--改变综合属性的设置 对设计重新进行综合，查看综合报告： 3 实验四：综合技巧的应用--改变综合属性的设置 扇出的能力是对布线有重要的影响，因此XST试图 限制扇出的数量（通过逻辑复制和插入缓冲区的方 法）。如果不同复制逻辑那么就增加缓冲区。下面将 改变综合属性的扇出设置。 实验四：综合技巧的应用--改变综合属性的设置 下面按照前面的步骤打开综合属性设置界面 (Synthesis Options)。 选择顶层设计文件，然后在处理子窗口中选择 Synthesize，并点击鼠标的右键，选择Properties。 1 实验四：综合技巧的应用--改变综合属性的设置 按照下面的界面进行设置，然后点击“ok”。 2 * 实验三：全局时钟约束--输入全局时序约束 点击ok按 钮，接受默认 设置： 时钟周期20ns 占空比为50ns 3 实验三：全局时钟约束--输入全局时序约束 鼠标双击区域，调用OFFSET IN输入向导，完成设 置出现下面的界面。 4 实验三：全局时钟约束--输入全局时序约束 接受设置，点击“Next”按钮。 5 实验三：全局时钟约束--输入全局时序约束 在External setup time下输入7，然后点击“Finish”按 钮。 6 实验三：全局时钟约束--输入全局时序约束 鼠标双击区域，调用OFFSET OUT输入向导，完成 设置出现下面的界面。 7 实验三：全局时钟约束--输入全局时序约束 在Offset Out下输入7.5，然后点击“ok”按钮。 8 实验三：全局时钟约束--输入全局时序约束 时序约束编辑器内将出现所输入的约束条件。 9 实验三：全局时钟约束--输入引脚位置约束条件 在源文件窗口，选择顶层设 计文件loopback.vhd文件，然后 在处理子窗口中，选择 User Constraints，并展开该选 项，并用鼠标双击Floorplan IO- Pre-Synthesis,下面将出现规划约 束对话框。 1 实验三：全局时钟约束--输入引脚位置约束条件 按下图所示输入约束条件，保存，并退出PACE。 2 实验三：全局时钟约束--实现设计并分析时序 在源文件窗口，选择顶层设 计文件loopback.vhd文件，然后 在处理子窗口中，选择 Implement Design，并展开该选 项，选择Map，并展开Generate Post-Map Static Timing，并用鼠标 双击Analyze Post-Map Static Timing，下面将出现分析映射后 静态时序报告。 1 实验三：全局时钟约束--实现设计并分析时序 检查时序分析报告，并比较实际的时序条件，并退 出静态时序分析报告。 2 实验三：全局时钟约束--生成可编程文件 Xilinx平台flash PROM提供一个可编程的方法来保 存xilinx FPGA的配置比特流文件。开发平台提供了一 个4Mb的xcf04s,用来为xc3s500e-pq208配置。该节将使 用iMPACT产生Intel格式的MCS文件来对PROM进行编 程。 实验三：全局时钟约束--生成可编程文件 选中顶层设计文件，然后在处理子窗口选择 Configure Target Device，并展开，双击Generate Target PROM/ACE File，出现下面的界面。（出现警告直接点击ok） 1 实验三：全局时钟约束--生成可编程文件 选中Prepare a PROM File，并点击“Next”按 钮。 2 实验三：全局时钟约束--生成可编程文件 按照右图选择参 数，在PROM File Name右边输入生成 PROM文件名: lab3。 点击“Next”,然后出现 下一个界面。 3 实验三：全局时钟约束--生成可编程文件 接受默认设置(即 在串行模式下使用 Xilinx的PROM，点 击“Next”。 4 实验三：全局时钟约束--生成可编程文件