《物联网理论与技术》第11章：数字系统综合设计.pptVIP

第11章 数字系统综合设计 11.1 8位十进制数字频率计设计 11.1 8位十进制数字频率计设计 11.2 简易电子琴设计 11.3 乐曲自动演奏电路设计 11.4 DDS信号发生器设计 11.4 DDS信号发生器设计 11.5 数字移相信号发生器设计 11.6 移位相加型8位硬件乘法器设计 11.7 简易数字存储示波器设计 实 验 实 验 实 验 实 验 实 验 实 验 实 验 11.4.1 DDS实现原理 图11-27 基本DDS结构 11.4.1 DDS实现原理 基本DDS结构的常用参量计算如下： (1) DDS的输出频率fout (11-7) (2) DDS的频率分辨率 (11-8) (3) DDS的频率输入字 11.4.2 DDS信号发生器设计 图11-28 DDS信号发生器电路顶层原理图 11.4.2 DDS信号发生器设计 图11-29 设置32位LPM_ADD_SUB加法器 （1） 32位加法器ADDER32。 11.4.2 DDS信号发生器设计 图11-30 设置LPM加法器为流水线结构 （1） 32位加法器ADDER32。 11.4.2 DDS信号发生器设计 图11-29 设置32位LPM_ADD_SUB加法器 （1） 32位加法器ADDER32。 11.4.2 DDS信号发生器设计 图11-31 LPM_FF寄存器设置界面 （2）32位寄存器DFF32。 11.4.2 DDS信号发生器设计 【例11-2】rom_data.mif 10位正弦波数据文件， WIDTH=10; DEPTH=1024; ADDRESS_RADIX=DEC; DATA_RADIX=DEC; CONTENT BEGIN 0 : 513; 1 : 515; 2 : 518; 3 : 521; 4 : 524; 5 : 527; 6 : 530; 7 : 533; 8 : 537; 9 : 540; 10 : 543; 11 : 546; 13 : 549; 13 : 552; 14 : 555; . . . . . .（略去部分数据） 1018 : 493; 1019 : 496; 1020 : 499; 1021 : 502; 1022 : 505; 1023 : 508; END; （3）波形数据ROM sin_rom。 11.4.2 DDS信号发生器设计 （4）频率控制字输入B[17..10]。 （5）DAC驱动数据口DAC[9..0]。 11.4.3 DDS信号发生器仿真与测试 图11-32 图11-28的仿真波形40ns 11.4.3 DDS信号发生器仿真与测试 图11-33 嵌入式逻辑分析仪测试的FPGA输出波形 图11-34 数字移相信号发生器电路模型图 图11-35 数字移相信号发生器电路模型图 图11-36 8位乘法器逻辑原理图 图11-37 8位移位相加乘法器运算逻辑波形图 图11-38 ADC0809采样电路系统：RSV.bdf 11.7.1 电路结构与工作原理 图11-39 CNT8B设置界面 11.7.1 电路结构与工作原理 图11-40 CNT10B设置界面 11.7.1 电路结构与工作原理 图11-41 21max电路结构 11.7.1 电路结构与工作原理 图11-42 图11-38的仿真波形 11.7.2 时序分析 可以为图11-38的电路增加一个输出口，即将作为地址信号发生器的计数器的计数信号中的高8位直接输出，与实验系统上的第2个DAC0832相接，使此DAC输出锯齿波，然后用此锯齿波控制示波器的X轴，而Y轴输入负责ADC采样数据输出的DAC的信号，从而选择示波器的X-Y控制波形显示。 11.7.3 硬件测试 11-1．8位十进制数据显示频率计设计 （1）根据11.1节和电路图11-12，设计一8位十进制数据显示的数字频率计。测频率范围是1Hz-100MHz。给出时序仿真波形，并分析。最后进行硬件测试验证。 （2） 设计8位16进制数显示的数字频率计。要求图11-12中3个模块中，用LPM模块实现模块CNT32B和LOCK32；用其它电路方案实现模块TF_CTRL。 编译和时序仿真，根据仿真波形说明此电路的功能，引脚锁定编译，编程下载于FPGA中，在实验系统上进行硬件测试。完成实验报告。 11-2．简易电子琴设计 （1）根据11.2节和电路图11-14的电子琴顶层设计电路完成设计。给出时序仿真波形，并