RTL编码风格所造成的仿真和综合的不匹配.docVIP

RTL编码风格所造成的仿真和综合的不匹配 1.0 简介 ASIC或者FPGA设计就是把一个想法或者概念转换成物理实现的过程。这篇文章讨论了HDL编码风格所造成的RTLGate-level仿真的不一致的几种情况。 它的一个基本的判定规则是，符合以下两种情况的编码风格是坏的编码风格。 提供给HDL仿真器的关于设计的信息不能传送给综合工具 综合开关提供给综合工具的信息在仿真器中不可得 如果上犯了上两条禁忌，就会造成综合前的RTL仿真和综合后的门级仿真不匹配的问题。这些问题很难发现，因为由于门的数量的增多，完备测试是不可能的，而且如果不注意会最终导致ASIC生产的失败。 解决方法就是了解什么样的编码风格或者综合选项会导致RTL到门级的仿真不一致，并避免这些问题。 2.0 敏感列表 当一个always块中并不包含Verilog的关键字posedge或者negedge的时候综合工具会把它综合成组合或者锁存器逻辑。对于一个组合逻辑always块，逻辑直接从块中的等式中推导出，*而与敏感列表没有关系*。综合工具读取敏感列表，并把它与always块中的等式相比较，报告出可能造成pre-和post-synthesis仿真不一致的疏漏的敏感列表。 若一个信号在敏感列表中出现而没有在always块用到，它不会对pre-和post-synthesis造成任何功能上的不同。多余的敏感信号的唯一的后果就是