MSP430基本外设.ppt

MSP430基本外设 3.1 系统时钟与控制 3.1 MSP430基础时钟模块 时钟信号是定时操作的基本信号，在时钟的作用下，各部件可以有条不紊地自动工作 基本时钟模块由高速晶体振荡器、低速晶体振荡器、数字控制振荡器DCO、锁频环FLL等部分构成 多种时钟有利于实时应用系统对低功耗和快速响应外部事件要求 不同系列单片机包含的时钟模块不完全相同 2). MSP430F6xx时钟模块有5 个时钟源： ?XT1CLK 低频或高频时钟源 可使用32768Hz的低频晶振、 或外接时钟，频率范围4~32MHz， 可作为FLL基准时钟源 ?VLOCLK 片内低功耗低频时钟源 典型值为10KHz. ?REFOCLK 片内已整形的低频时钟源 典型值为32768Hz，可作为FLL基准时钟源. ?DCOCLK 片内数字控制时钟源 可通过FLL模块来稳定. DCOCLKDIV是DCOCLK分频得到的时钟 ?XT2CLK 高频时钟源 可接标准晶振、振荡器或外部时钟， 频率范围在4MHz～32MHz。 3). 时钟系统模块提供3种时钟信号 ACLK 辅助时钟 ACLK一般用于低速外设模块. MCLK 系统主时钟 MCLK主要用于CPU和系统. SMCLK 子系统时钟 主要用于高速外设模块. ACLK、MCLK、SMCLK均可通过软件 从XT1CLK 、VLOCLK 、REFOCLK 、 DCOCLK、DCOCLKDIV、XT2CLK这 6个时钟源中选择，经1/2/4/8/16/32 分频得到。 五、时钟系统模块设置举例 #include <msp430f6638.h> void main(void) { WDTCTL = WDTPW + WDTHOLD; // Stop watchdog timer P1DIR |= BIT0; // ACLK set out to pin P1SEL |= BIT0; P5SEL |= BIT4+BIT5; // Select XT1 while(BAKCTL & LOCKIO) // Unlock XT1 pins for operation BAKCTL &= ~(LOCKIO); UCSCTL6 &= ~(XT1OFF); // XT1 On UCSCTL6 |= XCAP_3; // Internal load cap // Loop until XT1 fault flag is cleared do { UCSCTL7 &=~(XT2OFFG + XT1LFOFFG + DCOFFG); // Clear XT2,XT1,DCO fault flags SFRIFG1 &= ~OFIFG; // Clear fault flags }while (SFRIFG1&OFIFG); // Test oscillator fault flag UCSCTL6 &= ~(XT1DRIVE_3); // Xtal is now stable, reduce drive strength UCSCTL4 |= SELA_0; // ACLK = LFTX1 (by default) __bis_SR_register(LPM3_bits); // Enter LPM3 __no_operation(); // For debugger } 3.3 通用输入/输出端口 3.3.1 通用输入/输出端口 ● MSP430有丰富的端口资源，各产品因型号不同，所含端口资源不同 MSP430x13x/14x/15x/16x有6个端口P1~P6，共48根I/O引脚 MSP430x1663x有10个端口P1~P9，PJ，共74根I/O引脚 ● 目前MSP430系列单片机的总线不对外开放， I/O端口的引脚是MCU对外进行输入/输出的重要通道 ● MSP430