Verilog 模块化设计教程.pdfVIP

模块化调用 Verilog HDL的模块化设计是一种非常重要的设计方法，不经能 够简化设计流程，而且是主流设计思想 “自顶向下”设计思想淋漓尽 致的表现。本教程以最为简单的例子，解释模块化调用的设计方法与 软件使用技巧。 以下为程序： （1）程序一： module mux1 ( a,b,c ); inputa,b; output c; assign c=ab; Endmodule 程序二： module mux2 ( b,c,d ); input b,c; output d; assign d=cb; endmodule 程序三： module mux3 ( d,c,e ); inputd,c; output e; assign e=cd; endmodule 以上三个程序都是最简单的程序，也是我们这次用到的子模块； 下面是主模块：（顶层文件） module mux_top ( a,b,e ); inputa,b; output e; wire b; wire c; wire d; //对于第一个模块的调用 其中mux1为子模块名称，mux_one为在顶 层文件中引用的名称。 mux1 mux_one ( .a(a), .b(b), .c(c) ); //===================================== mux2 mux_two ( .b(b), .c(c), .d(d) ); //===================================== mux3 mux_three ( .d(d), .c(c), .e(e) ); endmodule 在软件中使用结果： 1.建立工程； 2.分别编写子模块和主模块的代码； 3.设置主模块为顶层问价；（右击设置） 4.编译文件； 5.RTL视图；