毕业设计（论文）-基于VHDL设计一体育比赛计时器.docVIP

1引言 当今社会是数字化的社会，是数字集成电路广泛应用的社会。数字集成电路本身在不断进行更新换代，随着微电子技术的发展，设计与制造集成电路的任务已不完全由半导体厂商来独立承担。系统设计师更愿意自己设计专业集成电路（ASIC）芯片，而且希望设计周期尽可能短，最好在实验室里就能设计出合适的ASIC芯片，并且立即投入实际应用之中，因而出现了现场可编程器件（FPLD）。现场可编程门阵列（FPGA）即属其中应用最广泛的一种。????超高速硬件描述语言VHDL，是对数字系统进行抽象的行为与功能描述到具体的内部线路结构描述，利用EDA工具可以在电子设计的各个阶段、各个层系进行计算机模拟验证，保证设计过程的正确性，可大大降低设计成本，缩短设计周期。本文介绍的数字秒表设计，利用基于VHDL的EDA设计工具，采用大规模可编程逻辑器件FPGA，通过设计芯片来实现系统功能。国外硬件描述的语言种类很多，有的从PAAL发展而来，也有从C语言发展HDL成为IEEE标淮，但大部分是本企业标。HDL来源美国方，内，同样3种硬件描述语言：HDL语、venlogHDL语言和AHDL语言前两种已成为IEEE标，而L语言公高，以说，AHDL语言对我国的影响、普及远远大前两种语言。硬件描述言有文字硬件描述语言在设计系以两者并用。HDL用直观的图形描述硬件结构，如逻电路图、状态流程图WHDL应用数字系绞设标志方法的诞生、成熟和发展。 一般言，件描述语言HDL都是泛指文字硬件描述语言DL，WHDL和GHDL混合使系统总体设计 RESET 0 1 ON/OFF 7 2 3 SYSRESET 4 5 CLK 6 EN 7 6 5 4 3 2 1 0 8 图1 计时器系统的结构框图?????如图1所示，为计时器的整体结构框图。其中Sysreset为电源复位信号，实现系统的掉电复位，在计时器开启时用到。Reset可对每次操作进行数值清零复位，为计时做好准备。clk为系统时钟信号。on/off为计时的启/停控制信号，计时开始时只需按下该控制信号。这时，通过输出线choose(7 downto 0)来选择指定的一位LED七段数码显示管，并通过输出线segment（6 downto 0）来点亮指定位上的某一段。其中，choose(7 downto 0) 以125Hz的频率使8个LED数码管按次序依次点亮，得到一个无闪烁的稳定的计时输出，计时精度为0.01秒。计时完毕，按下on/off控制信号，终止计时操作。该计时器最长记录时间为24小时。 当进行中途计时时，可持续按住en键，此时内部时钟不停，显示按下en键时刻的时间，松手后，即跳变回当前时间，不影响记录过程，可以得到分段计时结果。系统各功能模块设计　　根据计时器的功能特点，具体实现时可划分为6个子模块：键输入模块，时钟分频模块，控制模块，秒表计时模块，计时存储模块和显示模块。各模块的功能独立，可扩充性强，具有再次开发的潜力 。各模块之间的关系如图2所示。 reset choose on/off en reset 0 segment en 0 on/off 0 clk 1 enable clk 0 sysreset clk 到各个模块 到各个模块 图2计时器系统模块框图 键输入模块 计时器的输入控制为按键方式，由于手动按键，会产生开关簧片反弹引起的电平抖动现象，为保证系统能捕捉到输出脉冲，在每一个开关后面安排一个消抖和同步电路，以并保证每按一键，只形成一个宽度为系统时钟周期的脉冲。图3即为采用兼具消抖和同步功能的电路，它能产生与系统时钟周期相同宽度的1ms时钟脉冲。 INPUT 输出 CP 图3 消抖同步电路 该电路所相关的程序： if clkevent and clk=1then x=din; y=x; end if; dout=x and (not y); 上段程序也帮助实现同步消抖动的 时钟分频模块 时钟分频模块的功能是将频率为1000Hz的外部时钟信号clk进行分频，从而产生用来消除抖动的25Hz的时钟信号clk1和用于计时器内部定时计数的100Hz的时钟信号clk0。 由于计时器系统使用的时钟信号clk1和时钟信号clk0的有效脉冲宽度均为1ms，则需对分频产生的信号进行处理 。本系统将4分频产生的信号clk1_tmp与10分频产生的信号clk0_tmp相与，来得到有效脉冲宽度为1ms的25Hz时钟信号clk1。控制模块 控制模块的功能是用来控制计时模块的工作。当系统电源复位信号sysre