ADDA的FPGA控制.docVIP

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library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity adda is port(keyc:in std_logic;--the key for choose the kind of display ? ?? ?--bcdout:in std_logic_vector(11 downto 0); ? ?? ?--qa:in std_logic_vector(11 downto 0); ? ?? ?dataoutut std_logic_vector(11 downto 0);--for display ? ?? ?key:in std_logic;--make the rate of the value ? ?? ?datain:in std_logic_vector(7 downto 0);--the data from the AD device ? ?? ?clk:in std_logic;--the clock of the AD-device works 750kHZ ? ?? ?eoc:in std_logic;--the AD ensure out ? ?? ?--lock1ut std_logic;--?? ? ?? ?aleut std_logic;--the ADaddress ensure out ? ?? ?start:out std_logic;--the adsignal of starting ? ?? ?oe:out std_logic;--the out ensure ? ?? ?adda:out std_logic;--the channel of choosing ? ?? ?clkk:in std_logic;--the clock of the DA device works ? ?? ?clk1:in std_logic;--the frequency of moving data ? ?? ?kk:in std_logic;--the key for change the frequency ? ?? ?--data:in std_logic_vector(11 downto 0); ? ?? ?--dd:out std_logic_vector(7 downto 0)); ? ?? ?dd:out std_logic_vector(7 downto 0));--the data for the DA end; architecture art of adda is signal bcdout:std_logic_vector(11 downto 0);--the numerical number from the AD device signal qqa:std_logic_vector(11 downto 0);--the numerical number from the keyboard signal qaa:std_logic_vector(11 downto 0);--the margin signal data:std_logic_vector(11 downto 0);--the numerical number for the DA signal dataa,datab,datac:std_logic_vector(3 downto 0);--the data for the arithmetic signal dta,dtb,dtc:std_logic_vector(3 downto 0);--like the above signal wk:std_logic;--the clock of the arithmetic signal qa,qb,qc:std_logic_vector(3 downto 0);--the data for one of the display --signal da,db,dc:std_logic_vector(3 downto 0);--da is the highest bit b the middle the c the last one --signal dda,ddb,ddc:std_logic_vector(3 downto 0); --signal qqa:std_logic_vector(11 downto 0);--the count for sub --signal state:std_logic_vector(1 downto 0);--

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