接口技术 第2章 2.1.2～2.14.pptVIP

二、8088 CPU的引线及功能 引脚定义的方法可大致分为：： 每个引脚只传送一种信息（RD等）； 引脚电平的高低代表不同信号（M/IO等）； CPU工作于不同方式有不同的名称和定义（WR/LOCK 等）； 分时复用引脚（AD7 ～ AD0 等） ； 引脚的输入和输出分别传送不同的信息（RQ/GT等）。 主要引线（最小模式下） 8086是工作在最小还是最大模式由 MN/MX端状态决定：MN/MX = 0 时工作于最大模式，反之工作于最小模式。 数据信号线(DB)与地址信号线(AB)： AD7～AD0：三态，地址/数据复用线。ALE 有效时为地址的低 8 位。地址信号有效时为输出，传送数据信号时为双向。 A19～A16：三态，输出。高 4 位地址信号，与状态信号 S6-S3 分时复用。 A15～A8 ：三态，输出。输出8位地址信号。 主要的控制和状态信号 WR： 三态，输出。写命令信号； RD： 三态，输出。读命令信号； M/IO：三态，输出。指出当前访问的是存储器还是I/O接口。高：内存，低： I/O接口 DEN：三态，输出。低电平时，表示 DB 上的数据有效； RESET：输入，为高时，CPU执行复位； ALE： 三态，输出。高：AB地址有效； DT/ R：三态，输出。数据传送方向，高：CPU输出， 低：CPU 输入 READY信号(输入)： 中断请求和响应信号 INTR：输入，可屏蔽中断请求输入端。 高：有INTR中断请求 NMI：输入，非屏蔽中断请求输入端。 低?高，有NMI中断请求 INTA：输出，对INTR信号的响应。 总线保持信号 HOLD：总线保持请求信号输入端。当CPU 以外的其他设备要求占用总线 时，通过该引脚向CPU发出请求。 HLDA：输出，对HOLD信号的响应。为高 电平时，表示CPU已放弃总线控制 权，所有三态信号线均变为高阻状态。 表2-3 、BHE、A0 代码表示的相应操作 BHE A0 操作 所用数据引脚 O 0 从偶地址读/写一个字 AD15～AD0 1 0 从偶地址读/写一个字节 AD7～AD0　0 1 从奇地址读/写一个字节 AD15～AD8 0 1 从奇地址读/写一个字 AD15～AD8 1 0 （分两个总线周期实现， AD7～AD0 首先作奇字节读/写，然后作偶字节读/写） MN/MX=0，8086设置为最大模式 S2，S1，S0（总线周期状态）：输出，三态 QS1,QS0（指令队列状态）：输出。 RQ/GT，（总线请求/总线允许）：双向，低电平有效，三态。 LOCK（总线封锁）：输出，低电平有效，三态。 2.1.3 8086的总线操作和时序 时序是指CPU在操作进行过程中各个环节在时间上的先后顺序。 1. 时钟周期、总线周期和指令周期 时钟周期：是系统时钟频率的倒数 总线周期：是由若干个时钟周期组成 ，CPU通过外部总线对存储器或I／O端口进行一次读／写操作的过程 。 8086的一个总线周期至少由4个时钟周期组成，分别用T1T2T3T4表示，称做8086的基本总线周期。 Tw等待时钟周期 T1空闲时钟周期状态 指令周期：CPU执行一条指令的时间(包括取指令和执行该指令所需的全部时间)称为指令周期。 8284时钟发生器 它能为CPU提供时钟、准备就绪(READY)、复位．(RESET)信号，还可向外提供晶体振荡信号(OSC)、外围芯片所需时钟PCLK等其他信号。 8284A有两种不同的连接方法： 脉冲发生器的输出端和8284A的EFI(外接频率输入)端相连 ，F/C（频率/晶振选择）接为高电平， 利用晶体振荡器作为振荡源，这时，需将晶体振荡器连在8284A的X1和X2两端上，F/C接地 2. 系统复位和启动操作 RESET引脚输入一个具有一定宽度的正脉冲信号来实现的。这个正脉冲宽度至少维持4个T 高电平。 在复位状态，使CPU初始化，CPU内部的寄存器，除了CS置为FFFFH，其余全部清0，指令队列也清空。 8086复位后重新启动时，便从内存的 FFFF0H 处开始执行程序。一般在 FFFF0H 处存放一条无条件转移到系统启动程序入口的指令 2.1.4 8086CPU系统结构 8282 / 74LS373 —— 具有三态正相输出的锁存器 内部包含8个D触发器 引脚： DI0