第1章.综述.pptVIP

HDL语言硬件设计基础 第一章 综述 参考书 （1）Verilog HDL数字设计与综合(第2版) ，Sanir Palnitkar (作者), 夏宇闻 (译者), 胡燕祥 (译者), 刁岚松 (译者)，电子工业出版社 （2）Verilog数字系统设计教程(第2版)，夏宇闻，北京航空航天大学出版社 1.1 数字电路CAD技术的发展历史 一、微电子科学技术与IC的发展历程 1947年12月16日 第一个晶体管 Shockley,Brattain,Bardeen 1950年4月 实用结型晶体管 Shockley, Morgan, Sparks和Teal 1959年1月 实用平面工艺IC Noyce 仙童公司 1961年 第一个批量生产的集成电路 1965年 集成度增长定律 Gordon Moore 二、集成电路规模的定义 小规模集成电路（Small Scale Integrated，SSI） ：逻辑门为2-30 中规模集成电路（MSI）：30-1000 大规模集成电路（LSI）：1000-105 超大规模集成电路（VLSI）：105 自20世纪70年代以来，集成电路一直遵循摩尔定律: (1)每18个月集成度增加2倍 (2)成本降低一半 今后集成电路的技术进步，仍将继续遵循摩尔定律  三、集成电路的分类 按功能分类 －通用集成电路 －专用集成电路 ASIC 按设计制造方法分类 －全定制 Full Custom －半定制 Semi-Custom －可编程 Programmable ASIC 通用集成电路 －市场上能买到的具有通用功能的集成电路。 －例如：74 系列，4000系列，Memory芯片，CPU 芯片等。 专用集成电路ASIC（Application Specific Integrated Circuits） －针对某一电路系统的要求而专门设计制造的；具有特定电路功能，通常市场上买不到； －优点 ? 较好的性能价格比； ? 减少了元件数,使系统体积缩小,功耗降低； ? 提高了电子系统的可靠性和保密性。 －内容非常广泛 ? 玩具狗芯片； ? 通信卫星芯片； ? 计算机工作站CPU中存储器与微处理器间的接口芯片。 全定制IC：全定制ASIC是利用集成电路的最基本设计方法（不使用现有库单元），对集成电路中所有的元器件进行精工细作的设计方法。全定制设计可以实现最小面积，最佳布线布局、最优功耗速度积，得到最好的电特性。 。 半定制IC：将预先设计好的称为标准单元的逻辑单元，如与门，或门，多路开关，触发器等，按照某种特定的规则排列，与预先设计好的大型单元一起组成ASIC。 可编程IC：全部逻辑单元都已预先制成，不需要任何掩膜，利用开发工具对器件进行编程，以实现特定的逻辑功能。 1.2 硬件描述语言的出现 电子设计自动化（Electronic Design Automation，EDA） 计算机辅助进行超大规模集成电路的设计和验证。设计者采用EDA工具从小的功能模块开始设计，逐步使用小的功能模块来搭建高层功能模块，直到完成顶层设计。在最后制成芯片之前，设计者还会使用逻辑仿真工具对设计的功能进行验证。 硬件描述语言（Hardware Description Languages，HDL） 在硬件设计领域，设计人员希望使用一种标准的语言来进行硬件设计。在这种情况下，硬件描述语言应运而生，设计者可以使用它对硬件中的并发执行过程建模。 为什么要用硬件描述语言来设计？ 电路的逻辑功能容易理解； 便于计算机对逻辑进行分析处理； 把逻辑设计与具体电路的实现分成两个独立 的阶段来操作； 逻辑设计与实现的工艺无关； 逻辑设计的资源积累可以重复利用； 可以由多人共同更好更快地设计非常复杂的逻辑电路（几十万门以上的逻辑系统）。 1.3设计复杂数字系统的最常用两种硬件描述语言 ： Verilog VHDL Verilog HDL特点： Verilog HDL是一种通用的硬件描述语言，易学易用。由于它的语法与C语言类似，因此对于具有C语言编程经验的设计者来说，很容易学习和掌握。 Verilog HDL允许在同一个电路模型内进行不同抽象层次的描述。设计者可以从开关、门、RTL或者行为等各个层次对电路模型进行定义。设计者只需要学习一种语言就能够使用它来描述电路的激励，进行层次化设计。 绝大多数流行的综合工具都支持Verilog HDL，这是Verilog HDL成为设计者的首选语言的重要原因之一。 所有的制造厂商都提供用于Verilog HDL综合之后的逻辑仿真的