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EDA技术实用教程 第5章 VHDL设计进阶 常数（Constant） 定义格式：CONSTANT 常数名：数据类型 := 表达式 ； 固定值，不能在程序中被改变 增强程序的可读性，便于修改程序 在综合后，连接到电源和地 常数（Constant） 可在Library、Entity、Architecture、Process中进行定义，其有效范围也相应限定，如果在程序包中定义，则具有最大的全局化特征。 Constant data_bus_width:INTEGER := 8; Constant fbt: STD_LOGIC_VECTOR := “010110”; 变量（Variable） 定义格式： VARIABLE 变量名 : 数据类型 := 初始值 ; 临时数据，没有物理意义 只能在Process和Function中定义，并只在其内部有效 要使其全局有效，先转换为Signal。 变量（Variable） 变量的赋值是一种理想化的数据传输，是立即发生的，不存在任何延时行为。 用 := 进行赋值 variable result : std_logic := ‘0’; 信号（Signals） 定义格式：SIGNAL 信号名： 数据类型 = 初始值 ； 代表连线，可作为设计实体中并行语句模块间的信息交流通道。 信号具有全局特征。例如在实体中定义的信号，在其对应的结构体中都是可见的。 信号（Signals） 没有方向性，可给它赋值，也可当作输入。 Port也是一种隐含的信号。 信号的使用和定义范围是实体、结构体和程序包。 数据对象DATA OBJECTS 进程只对信号敏感，敏感表中不能包括变量。 信号的赋值需要经历一个特定的延时，即δ延时。 在进程中可允许同一信号由多个驱动源（赋值源），但只有最后的赋值起作用。 数据对象DATA OBJECTS 在并行赋值语句中，不允许同一信号由多个驱动源。 设定的初始值在综合时没有用，只是在仿真时在开始设定一个起始值。 用 = 进行赋值 signal count： bit_vector(3 downto 0)=“0011”; 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.6 半整数与奇数分频电路设计 5.6 半整数与奇数分频电路设计 5.6 半整数与奇数分频电路设计 5.6 半整数与奇数分频电路设计 5.8 VHDL的RTL表述 5.8 VHDL的RTL表述 5.8 VHDL的RTL表述 5.8 VHDL的RTL表述 5.8 VHDL的RTL表述 习 题 习 题 习 题 顺序条件语句IF语句 【例5-19】条件句可以是一个Boolean类型的标识符 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY control_stmts IS PORT (a, b, c: IN BOOLEAN; output: OUT BOOLEAN); END control_stmts; ARCHITECTURE example OF control_stmts IS BEGIN PROCESS (a, b, c) VARIABLE n: BOOLEAN; BEGIN IF a THEN n := b; ELSE n := c; END IF; output = n; END PROCESS; END example; 顺序条件语句IF语句 【例5-20】8线－3线有限编码器，利用了IF语句中各条件向上相与功能。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY coder IS PORT ( din : IN STD_LOGIC_VECTOR(0 TO 7); output : OUT STD_LOGIC_VECTOR(0 TO 2) ); END coder; ARCHITECTURE be