操作题,建立一个QuartusII工程,完成以下要求：.doc

操作题，建立一个QuartusII工程，完成以下要求： 工程名称：，保存在E:\Answer\目录下。（注：如果没有按要求保存工程及文件，本题以零分处理） 工程器件为CycloneII系列的FPGA芯片：EP2C8Q208C8 工程顶层为 File文件：.v（保存在工程目录下） （其中第一行的注释中输入考生自己的学号与姓名拼音）module TestA(SYSCLK,RST_B,KEY_B,BUZZER); input SYSCLK; input RST_B; input [4:0] KEY_B; output BUZZER; //Step1 reg [19:0] freqLen; always @ (posedge SYSCLK) if (!RST_B) freqLen = 0; else if (!KEY_B[4]) freqLen = 95556; else if (!KEY_B[3]) freqLen = 85131; else if (!KEY_B[2]) freqLen = 75843; else if (!KEY_B[1]) freqLen = 71586; else if (!KEY_B[0]) freqLen = 63776; else freqLen = 0; //Step2 reg [19:0] kCT; always @ (posedge SYSCLK) if (!RST_B) kCT = 0; else if (kCT=1) kCT = freqLen; else kCT = kCT - 1; //Step3 reg BUZZER; always @ (posedge SYSCLK) if (!RST_B) BUZZER = 0; else if (kCT==1) BUZZER = !BUZZER; //End endmodule 对工程进行语法检查与综合 按以下要求绑定芯片引脚 将不使用的引脚作为输入，同时加载一个弱的上拉电阻（Unused Pin 设置为As input tri-stated with weak pull-up）。 完整编译工程，将含有编译报告窗口的截图保存到E:\Answer\TestA\TestA.JPG，效果参见样张。 删除E:\Answer\TestA\db目录下所有文件。 操作题，建立一个QuartusII工程，完成以下要求： 工程名称：，保存在E:\Answer\目录下。（注：如果没有按要求保存工程及文件，本题以零分处理） 工程器件为CycloneII系列的FPGA芯片：EP2C8Q208C8 工程顶层为Verilog文件：.v（保存在工程目录下） 输入工程模块代码见下表（其中第一行的注释中输入考生自己的学号与姓名拼音）：/ZhangSan module TestB(clk, led); input clk; output [3:0] led; reg [3:0] led; wire clkX; MyClk U1 (.clkIn(clk), .clkOut(clkX)); always @ (posedge clkX) led = led + 1B1; endmodule module MyClk(clkIn, clkOut); input clkIn; output clkOut; reg [19:0] ct; always @ (posedge clkIn) ct = ct + 1B1; assign clkOut=ct[19]; endmodule 对工程进行语法检查与综合 生成原理连接图（菜单Tools/Netlist Viewers/RTL Viewer），将含有编译报告窗口的截图保存到E:\Answer\TestB\TestB.JPG，效果参见样张。 完整编译工程 归档编译后的工