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2017-08-09 发布于重庆
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数码显示频率计.doc

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数码显示频率计.doc

实验三 8位数码显示频率计设计(4学时) 实验目的设计8位频率计，学习较复杂的数字系统的设计方法。二、实验内容根据频率的定义和频率测量的基本原理。测定信号的频率必须有一个脉宽为1秒的输入信号脉冲计数允许的信号；1秒计数结束后，计数值被锁入锁存器，计数器清零，为下一测频计数周期作好准备。三、实验步骤 1.设计生成1秒时钟信号-- CLK 2.设计测频控制信号发生器-- FTCTRL; 3.设计1秒计数值锁存器 -- REG32B; 4.设计32位二进制计数器-- COUNTER32B 5.设计十六进制7段译码器-- Decoder 6.设计生成1KHz或10KHz待测信号-- Fin 7.完成频率计设计、仿真和硬件实现。四、实验程序 module clk50m(clk50m,clk1s); input clk50m; output reg clk1s; reg [31:0]count; always@(posedge clk50m) //1s begin if(count=24_999_999) begin count=0; clk1s=~clk1s; end else count=count+1; end Endmodule module ftctrl(CLKK,CNT_EN,RST_CNT,LOAD); //测频控制信号 input CLKK; output CNT_EN,RST_CNT,LOAD; wire CNT_EN,LOAD; reg RST_CNT,Div2CLK; always@(posedge CLKK) Div2CLK=~Div2CLK; always@(CLKK or Div2CLK) begin if(CLKK==1b0 Div2CLK==1b0) RST_CNT=1b1; else RST_CNT=1b0; end assign LOAD=~Div2CLK; assign CNT_EN=Div2CLK; Endmodule module reg32b(LK,DIN,LED); //数值锁存器 input [31:0] DIN; input LK; output LED; reg [31:0]LED; always@(posedge LK) begin LED=DIN; end Endmodule module counter32b(CLR,ENABL,Fin,DOUT); //计数器 input CLR,ENABL,Fin; output DOUT; reg [31:0]DOUT; always@(posedge CLR or posedge Fin) begin if(CLR) DOUT=0; else begin if(ENABL) DOUT=DOUT+1; end end Endmodule module decode(a,b); output reg [6:0] b; input [3:0] a; always @(a) begin case(a) 4b0000: b=7b1000000; 4b0001: b=7b1111001; 4b0010: b=7b0100100; 4b0011: b=7b0110000; 4b0100: b=7b0011001; 4b0101: b=7b0010010; 4b0110: b=7b0000010; 4b0111: b=7b1111000; 4b1000: b=7b0000000; 4b1001: b=7b0010000; 4b1010: b=7b0001000; 4b1011: b=7b0000011; 4b1100: b=7b1000110; 4b1101: b=7b0100001; 4b1110: b=7b0000110; 4b1111: b=7b0001110; default: b=7b1111111; endcase end endmodule module fpq(out,con,clk); //分频器 output reg out; input con,clk; reg [15:0] count; wire [14:0] val; assign val=(con==1)?2499:24999; //1KHZ,10KHZ always@(posedge clk) begin if(count=val) begin out=~out; count=0; end else count=count+1; end endmodule module pinl