Verilog基本知识下.pdfVIP

设计技术，／ ＼ 、 ～ 。／ ＼～ 引融魏融姐糊 圈国 二、j誓 Ve“log基本知识(下) HDL设计复杂数字电路的优势 设计的周期长，需要专门的设计工具，需手工布线等缺 Verilog 传统电路原理固输入法 几十年前，当时所做的复杂数字逻辑电路及系统的 化，可以很容易地把完成的设计移植到不同的厂家的不 设计规模比较小也比较简单，其中所用到的FPGA或同的芯片中去，并在矸；同规模应用时可以较容易地作修 AsIc设计工作往往只能采用厂家提供的专用电路图输入改。这不仅是因为用Verilog皿L所完成的设计，它的信 __[具来进行。为了满足设计性能指标，工程师往往需要花号位数是很容易改变的．可以很容易地对它进行修改，来 好几天或更长的时间进行艰苦的手工布线。工程师还得 适应不同规模的应用，在仿真验证时，仿真测试矢量还可 非常熟悉所选器件的内部结构和外部引线特点，才能达 以用同一种描述语言来完成，而且还因为采用Verilog 到设计要求。这种低水平的设计方法大大延长了设计周 HDL综合器生成的数字逻辑是一种标准的电子设计互换 期。 格式(EDIF)文件，独立于所采用的实现工艺。有关工艺 近年来，FPGA和AsIC的设计在规模和复杂度方面参数的描述可以通过vedlogHDL提供的属性包括进去， 不断取得进展，而对逻辑电路及系统的设计的时间要求 然后利用不同厂家的布局布线工具，在刁i同工艺的芯片 却越来越短。这些因素促使设计人员采用高水准的设计 上实现。 工具，如：硬件描述语言(vemogHDL或vHDL)来进行采用Verilog输入法最大的优点是其与工艺无关性。 设计。 这使得工程师在功能设计、逻辑验证阶段，可以不必过多 Ve—logHDL与传统电路原理图输入法的比较 考虑门级及工艺实现的具体细节，只需要利用系统设计 如前所述，采用电路原理图输入法进行设计，具有 时对芯片的要求，施加不同的约束条件，即可设计出实际 EDA工具的帮助下，把逻辑验证与具体工艺库 匹配、布线及时延计算分成不同的阶段来实现 从而减轻了人们的繁琐劳动。 Verilog标准化与软核重用 先开发成功的，经过诸多改进，于1995年11月 正式被批准为Verilog 2001年3月在原标准的基础上经过改进和补充 IEEEl364-2001新标准，。 又推出ver丑og 2002．1 ／’。 ＼＼改纡技术 、 ，，iv，H--，，Ⅳj，，，，，，，，H，王 ， ，／ HDL的推广和