基于IP核的DDS和FIR滤波器设计.docVIP

一、实验名称 基于IP核的DDS和FIR滤波器设计 二、实验目的和要求 目的要求： 掌握IP核的设计方法。 掌握和理解DDS的原理和波形产生方法。 理解掌握FIR滤波器设计方法。 掌握用VHDL硬件语言进行顶层文件设计。 掌握用Modelsim 进行仿真操作。 三、实验内容和原理 DDS的原理 DDS称为直接数字频率合成器（DDFS）DDS的基本原理是利用采样定理，根据相位间隔对正弦信号进行取样、量化、编码，然后储存在EPROM中构成一个正弦查询表由参考时钟、相位累加器、正弦查询表和DA转换器组成，如图3-1所示。 图3-1 直接数字频率合成器原理框图 相位累加器由N位加法器与N位累加寄存器级联构成，3-2所示。针对时钟脉冲Fc，N位加法器将频率控制数据K与累加寄存器输出的累加相位数据相加，把相加后的结果送至累加器的输入端。累加器一方面将在上一时钟周期作用后所产生的新的相位数据反馈到加法器的输入端，以使加法器在下一时钟的作用下继续与频率控制数据K相加；另一方面把相加后的果形成正弦查询表的地址,取出表中与该相位对应的单元中的幅度量化正弦函数值，D/A转换器，D/A转换器将数字量形式的波形幅值转换成所要求合成频率的模拟量形式信号。 图3-2 相位累加器原理框图 相位累加器在每一个时钟脉冲输入时，把频率控制字累加一次，相位累加器输出的数据就是合成信号的相位。当相位累加器加满量时就会产生一次溢出，溢出频率就是DDS输出的信号频率。 相位累加器的最大计数长度与正弦查询表中所存储的相位分隔点数相同，在取样频率(由参考时钟频率决定)不变的情况下，由于相位累加器的相位增量不同，将导致一周期内的取样点数不同，输出信号的频率也相应变化。如果设定累加器的初始相位，则可以对输出信号进行相位控制。由采样原理可知，如果使用两个相同的频率合成器，并使其参考时钟相同，同时设定相同的频率控制字、不同的初始相位，那么在原理上就实现输出两路具有一定相位差的同频信号DDS的基本原理，设正弦信号表达式为 （1-1）A=1，（1-2）K为频率控制字，为时钟频率，N为相位累加器的长度，则合成的信号频率为： （1-3）K输出频率随着变化，频率分辨率为 （1-4）FIR滤波器 FIR（Finite Impulse Response）FIR滤波器具有以下特点： 系统的单位冲激响应在有限各n值处不为零。 系统函数在处只有零点，即有限z平面只有零点，而全部极点都在处（因果系统）。 结构上是非递归结构，没有输出到输入的反馈。 FIR滤波器的基本结构有直接型、级联型、频率抽样型、快速卷积结构和线性相位结构，以下简要介绍其中几个基本结构。直接型为最普遍的结构，根据差分方程可得出结构如下图所示： 图3-3 FIR滤波器的直接型结构 级联型结构是将分解成实系数二阶因子的乘积形式，如下图所示： 图3-4 FIR滤波器级联型结构 线性相位型FIR滤波器单位响应为实数，且满足偶对称或奇对称，对称中心在处，具有严格的线性相位，结构如下图所示： 图3-5 FIR滤波器线性相位型结构（N=5）DDS和FIR滤波器IP核原理 IP核是一段具有特定电路功能的硬件描述语言程序，该程序与集成电路工艺无关，可移植到不同的半导体工艺中生产集成电路芯片。由于具有复杂功能和商业价值的IP核一般具有知识产权，而它的本意也是知识产权核。IP核有两种，与工艺无关的VHDL程序称为软核，具有特定电路功能的集成电路版图称为硬核，硬核一般不允许修改。软IP设计周期短，设计投入少，为后续设计预留很大的发挥空间，增大了IP的灵活性和适应性。 Xilinx ISE中集成大量的IP库可供用户使用，在开发中无需了解硬件语言是如何实现的，提供了很大的方便性。如下图所示为DDS的IP核符号文件。 图3-6 DDS 符号文件 其中CLK为DDS系统时钟输入信号，WE为写使能信号，DATA为输入数据，RDY表示有效数据输出，SINE和COSINE为输出波形，PHASE_OUT为相位输出值。当WE有效时，在时钟作用下，通过改变输入数据DATA使输出正余弦频率发生改变。 FIR滤波器的IP核符号文件如下图所示：FIR滤波器与DDS分别采用不同的时钟，FIR滤波器的系统时钟为36.864MHz，输入选择信号ND表示有新的数据到来。FIR滤波器的滤波系数由MATLAB产生，在IP核参数修改时把coe文件加载到IP核中。 图3-7 FIR滤波器IP核符号文件 四、实验环境（软、硬件环境，主要仪器设备） 软件环境：ISE Design Suite 11.0，Modelsim SE 6.5，MATLAB R2012a 硬件环境：PC机 操作系统：