EDA课程设计-多功能数字时钟.docVIP

苏州科技学院天平学院 EDA电子综合设计 院 系： 天平学院 专 业： 物联网 班 级： 学 号： 姓 名： 第一部分：设计说明 1.1设计任务 设计一款数字电子时钟，具体要求如下： 1：输入条件：50MHz时钟，2个输入按键； 2：功能实现：具有显示时、分、秒功能；采用LED数码管显示；具有闹钟与对时功能，对时精确到分，闹钟设置与对时采用按键作为输入信号。 3：采用altera公司的quartusII软件进行编程与仿真，设计语言可以选择VerilogHDL或VHDL。 1.2目的与意义 随着半导体技巧、集成技巧和盘算机技巧的迅猛发展，电子系统的设计方法和设计手段都产生了很大的变更。可以说电子EDA技巧是电子设计领域的一场革命。传统的“固定功效集成块十连线”的设计方法正逐步地退出历史舞台，而基于芯片的设计方法正成为现代电子系统设计的主流。作为高级院校有关专业的学生和宽大的电子工程师懂得和攀握这一先进技巧是势在必行，这不仅是进步设计效率的需要，更是时代发展的需求，只有攀握了EDA技巧才有能力参和世界电子工业市场的竞争，才干生存和发展。随着科技的进步，电子产品的更新日新月异，EDA技巧作为电子产品开发研制的源动力，已成为现代电子设计的核心。所以发展EDA技巧将是电子设计领域和电子产业界的一场重大的技巧革命，同时也对电 课程的教学和科研提出了更深更高的请求。非凡是EDA技巧在我国尚未普及，把握和普及这一全新的技巧，将对我国电子技巧的发展具有深远的意义。 通过综合设计，力争掌握使用EDA工具设计数字系统电路的基本方法，包括原理方案的确定、详细设计中的编程与仿真等一系列过程，为以后进行工程实践问题的研究打下设计基础。第二部分 原理方案设计 设计一个多功能数字时钟，具有时分、秒计数显示、闹钟功能。能够利用按键实现对闹钟时间的设定并在当前显示时间到时后能够进行闹钟提示。能够利用按键实现“较时”、“较分”功能，随时对数码管的显示进行校正和校对。数字中系统主要由系统时钟，三个功能按键（mode，turn，change），FPGA，数码管和蜂鸣器部分组成。 图1 多功能数字时钟整体模块图 2.1分频模块方案设计 分频模块用于为系统的实现提供稳定的工作频率和计时信号源，产生分频为1HZ频率的信号作为计时模块的信号源。 分频算法设计：定义变量并根据需要得到的分频信号设定计数值，对该变量进行加或减计数，每到达一次计数值点，将该变量清零或重置，并且对输出信号取一次反，即可以得到所需的分频信号。 在这里使用任意分频计数器。定义变量并且设定一个上限值，每次加计数到该上限值时，输出该计数值的最高位。 2.2显示模块 计时模块是对1s的信号源进行秒计时，计时满后向上进位的设计思想。译码显示模块采用的是数码管的动态扫描方式。 2.3控制模块 设置三个按键，一个作为功能控制信号，按键每次加一，加到三在归零。为0：计时功能； 为1：闹铃功能; 为2：手动校对功能。 一个按键选择是调整时间，还是分钟，若长时间按住该键，可使秒信号清零，用于精确调时。 一个按键用于手动调整，每按一次，计数器加1，如果长按，则连续快速加1；用于快速调时和定时。 第三部分 详细设计过程 图2 顶层模块 3.1分频模块 3.1.1模块功能描述 该模块为任意分频计数器，在这里使用了两个分频模块，分别输出1Hz和500hz的时钟信号。 功能：对输入时钟clock进行F_DIV倍分频后输出clk_out。其中F_DIV为分频系数，分频系数范围为1~2^n (n=F_DIV_WIDTH)若要改变分频系数，改变参数F_DIV或F_DIV_WIDTH到相应范围即可。若分频系数为偶数，则输出时钟占空比为50%；若分频系数为奇数，则输出时钟占空比取决于输入时钟占空比和分频系数（当输入为50%时，输出也是50%）。 3.1.2模块设计思想 定义变量为分频系数，若位偶数，则产生分频系数的一半个时钟周期为高电平，分频系数的一半个时钟周期为低电平；若为奇数，则相应地偏移一个。 3.1.3设计关键知识点 若分频系数为偶数，则输出时钟占空比为50%；若分频系数为奇数，则输出时钟占空比取决于输入时钟占空比和分频系数（当输入为50%时，输出也是50%）。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity fenpin is port(c