时序电路(第六章A).pptVIP

移位寄存器构成计数器 计数序列为？ 若去掉RESET控制，有无问题？如何纠正？ 设计同步时序电路的一般的步骤 第一步：根据实际要求，进行逻辑抽象，得 出电路的原始状态转换图和状态转换表。 1. 分析给定的逻辑问题，确定输入变量，输出变量及电路的状态数，通常都是把原因或条件作为输入变量，把结果作为输出变量。 2. 定义输入、输出逻辑状态和每个状态的逻辑含意，并将电路状态顺序编号后列出电路的状态转换表和状态转换图，称为原始状态。这样就把给定的逻辑问题抽象为一个时序逻辑函数。 5-4 同步时序逻辑电路设计 数字电路与逻辑设计：第5章 时序逻辑电路 第二步：状态化简 对原始状态转换表进行状态化简，求得最简状态转换表。 若两个状态在相同的输入下有相同的输出，并转换到同一个次 态，则称为等价状态；等价状态可以合并。 第三步：状态编码(或状态分配)。 时序逻辑电路的状态是用触发器状态的不同组合来表示 的。对简化后的状态表进行状态分配，实际是进行状态 赋值。 ①要确定触发器的数目n。因为n个触发器有2n种状态组合，所以为获得时序电路所需要的状态数M，必须取：  2n-1 M ≤ 2n ②是要给每个电路状态分配一组二进制代码，称为状态编码。 第四步：选定触发器的类型，求出电路的激励方程(控制方程)和输出方程。 因为不同逻辑功能的触发器激励方式不同，所以用不同类型的触发器设计出的电路也不一样。根据状态转换图(或状态转换表)和选定的状态编码，触发器的类型，就可写出电路的激励方程和输出方程。 第五步：根据所得的方程式画出逻辑电路图。 一般来说，时序电路设计是一个比较复杂的问题， 因为实现相同的逻辑要求往往有许多方案可供选择， 因此，在设计时序电路时，一般需要经过多次反复比较，力求电路简单，功能完善的设计方案。 第六步：检查设计的电路有无自启动能力。 如果不能自启动，则需要采取措施加以解决。解决的办法有两种：一是在电路开始工作时通过预置数将电路的状态置成有效状态循环中的某一种。二是通过修改逻辑设计加以解决。 5-4-1 基于基本触发器的有限状态机设计 例1： 设计一个6进制加法计数器。 例2：设计一个序列检测器，当检测到输入信号出现序列串110时，电路输出Z为1，否则为0。 例2：设计一个5进制（模为5）的可逆计数器。输入X，输出Z：当X=0时，进行加计数，Z为进位输出；当X=1时，进行减计数，Z为借位输出。 例3：设计一个序列检测器，当检测到连续的序列串01101时，输出Z为1。 5-4-2 基于通用MSI时序逻辑器件的设计 5-4-3 基于VHDL的同步时序逻辑设计 * * 第5章：时序逻辑电路 5-1 概述 5-2 时序逻辑电路分析 5-3 常用中规模时序逻辑电路 5-4 时序逻辑电路设计 吉林大学仪器科学与电气工程学院：数字电路与逻辑设计 学习目标 掌握： 基于D触发器分析和设计最基本的同步时序电路。 基于Process语句（进程语句）设计典型的同步时序电路（计数器，序列信号检测器）。 了解： 常用中规模时序逻辑器件 5-1 概 述 数字电路与逻辑设计：第5章 时序逻辑电路 一、时序逻辑电路的特点 1. 功能上：任一时刻的输出不仅取决于该时刻的输入，还与电路原来的状态(触发器的状态Q)有关。 2. 电路结构上 ①包含存储电路（触发器）和组合电路 ②存储器状态和输入变量共同决定输出 二、时序逻辑电路的一般结构与功能描述方法 纯组合逻辑 纯 触发器 触发器输入 触发器状态 电路输出 可以用三个方程组来描述： 输出方程 激励方程 状态方程 三、时序逻辑电路的分类 1.同步时序电路与异步时序电路 同步：存储电路中所有触发器的时钟使用统一的clk,状态变化发生在同一时刻 异步：没有统一的clk,触发器状态的变化有先有后 2. Moore型和Mealy型 I. Moore型： 电路输出仅取决于电路状态Q 纯组合逻辑 纯组合逻辑 纯 触发器 II. Mealy型： 电路输出与X、Q有关 纯组合逻辑 纯组合逻辑 纯 触发器 5-2 时序逻辑电路分析 5.2.1 同步时序电路的分析方法 分析：找出给定时序电路的逻辑功能 即找出在输入和CLK作用下，电路的次态和输出。 一般步骤： ① 从给定电路写出存储电路中每个触发器的激励方程,得到整个电路的激励方程。 ② 将激励方程代入触发器的特征方程，得到状态方程。 ③ 从给定电路写出输出方程。 数字电路与逻辑设计：第5章 时序逻辑电路 例1 激励方程