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电子设计自动化ＥＤＡ实验程序 ＶＨＤＬ 广西大学 物理学院 编辑整理：枫桥客栈
电子技术试验（四）（电子设计自动化ＥＤＡ）
3-8
3-8
实验一 33--88译码器
实验二 程序一组合逻辑电路设计 四舍五入判别电路
libraryieee;
use ieee.std_logic_1164.all;
entitytext21 is
port(key: instd_logic_vector(3downto 0);--定义四位按键输入
co:outstd_logic);--状态ＬＥＤ显示
endentity text21;
architecture one of text21 is
begin
process(key)--key 为敏感信号
begin
if key=1010thenco=0;
elsif key=0101then co=1;
elseco=0;
endif;
end process;
endarchitecture one;
实验二 程序二 组合逻辑电路设计 优先派对电路
libraryieee;
use ieee.std_logic_1164.all;
entitytext22 is
port(out:out std_logic_vector(2downto 0);--定义四位按键输入
a,b,c:instd_logic);--状态ＬＥＤ显示
endentity text22;
architecture one of text22 is
begin
process(a,b,c)--a,b,c 为敏感信号
begin
if a=1then abc=001;
elsif b=1then abc=010;
elsif c=1then abc=100;
elseabc=000;
endif;
end process;
endone;
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第 页 共 页
电子设计自动化ＥＤＡ实验程序 ＶＨＤＬ 广西大学 物理学院 编辑整理：枫桥客栈
8421bcd
8421bcd
实验三 程序一 用四位按键开关产bccdd码作为输入，再用以为按键开关控制输出的
8 a b c d e f g 0-f
8 a b c d e f g 0-f
有无，经译码电路后成为88段数码管的字形显示驱动信号aa、bb、cc、dd、ee、ff、gg，显示00--ff
16
16
的1166个数字。
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYtext31 IS
PORT(CLK:IN STD_LOGIC_VECTOR (4DOWNTO0);
LED:OUT STD_LOGIC_VECTOR(6DOWNTO0));
ENDENTITYtext31;
ARCHITECTUREBEHAVEOF text31 IS
BEGIN
PROCESS(CLK)
BEGIN
CASE CLKIS
WHEN10000=LED=0111111;
WHEN10001=LED=0000110;
WHEN10010=LED=1011011;
WHEN10011=LED=1001111;
WHE
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