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第4章 时序线路的逻辑设计 4.1 时序线路的普遍模型 4.2 触发器 4.3 MSI时序逻辑线路的综合 4.4 小结 4.1 时序线路的普遍模型 时序线路实现一个时序逻辑函数。 它的参数不仅有输入变量，还有状态变量。 状态变量反映了过去的输入量对线路现有输出量的影响。 时序线路需要存储元件来保存状态变量。 4.1 时序线路的普遍模型 同步时序逻辑线路 现状态变量仅能在固定的时刻改变，则称为同步的。 异步时序逻辑线路 现状态变量以随机的方式根据输入变量的改变而随时改变，不和时钟信号同步，则称为是异步的。 计算机中遇到的绝大多数时序逻辑线路都是同步线路。 4.2 触发器 简单SR暂存器的分析 4.2 触发器 简单SR暂存器的分析 4.2 触发器 简单SR暂存器的分析 4.3 MSI时序逻辑线路的综合 寄存器 4.3 MSI时序逻辑线路的综合 移位寄存器 4.3 MSI时序逻辑线路的综合 JK触发器 4.3 MSI时序逻辑线路的综合 计算机组成原理 第4章 时序线路的逻辑设计 组合线路 … … 存储元件 … … … … 输入 输出 现状态 次状态 时钟 输出 = f（输入，现状态） 次状态 = g（输入，现状态） S Q R Q 未定义 1 1 1 0 1 1 0 未定义 0 1 1 0 0 1 0 1 1 0 1 1 1 0 0 1 0 0 1 0 0 0 0 Q(t+1) Q(t) R S Q(t+1) Q(t) R S 次状态 现状态 激励信号 次状态 现状态 激励信号 S R Q Q 0 0 0 0 1 1 S R Q Q 0 1 0 1 0 0 S R Q Q 0 0→1 S R Q Q 1→0 1→0 0→1 0→1 0 0→1 S R Q Q 1→0 1→0 0→1 0→1 S Q R Q 未定义 1 1 Q(t+1) = 0 1 0 Q(t+1) = 1 0 1 Q(t+1) = Q(t) 0 0 R S R S 次状态 激励信号 次状态 激励信号 S R Q Q Q3 D3 CLK X3 Q2 D2 CLK X2 Q1 D1 CLK X1 Q0 D0 CLK X0 控制端 D1 Q1 F1 CLK X1 X2 X3 X4 移位脉冲 CLK D2 Q2 F2 CLK D3 Q3 F3 CLK D4 Q4 F4 CLK 串行输入信号 DIN DIN CLK X1 X2 X3 X4 1 0 1 1 0 1 0 1 1 0 1 0 1 1 1 0 1 1 0 串行输入并行输出 右移位寄存器波形图 J S Q CLK K CLR Q 输入 输出 S CLR CLK J K Q 0 0 0 0 不变 0 0 1 0 1 0 0 0 1 0 0 0 1 1 翻转 0 1 X X X 0 1 0 X X X 1 JK：为控制输入端； CLK：为时钟信号； S：为置位信号端； CLR：复位信号端； Q：为输出信号端。 J Q CLK K CLR J Q CLK K CLR Q0 Q1 Q2 Q3 清0端 控制端为1 计数端 J Q CLK K CLR