数电第9章.pptVIP

task格式 * 数字电路逻辑设计 * task 任务名； 端口和数据类型说明语句 语句1 语句2 … … endtask 可以被调用的任务必须事先用task语句定义 其调用格式：任务名（端口1，端口2， … … ） function语句 function语句用来定义函数 语法格式 * 数字电路逻辑设计 * function[最高有效位：最低有效位] （函数名）； 端口声明语句 类型声明语句 语句 … … endfunction 9.2.3 模块的两种描述方式 行为描述方式：通过行为语句来描述电路要实现的功能，表示输入与输出间转换的行为 【举例】二选一多路选择器 【书P450】 * 数字电路逻辑设计 * 结构描述方式：将硬件电路描述成一个分级子模块相互连的结构。 【举例】二选一多路选择器 【书P451】 语句的顺序执行和并行执行 顺序执行 * 数字电路逻辑设计 * 当clk↑到来时，先执行q=~q，然后执行语句a=~q，所以在clk↑到来以后输出信号a的电平是输出信号q在时钟上升沿到来前一时刻的电平。 * 数字电路逻辑设计 * * 数字电路逻辑设计 * 当clk↑到来时，先执行a=~q，此时输出信号q没有发证变化，然后执行语句q=~q，将输出信号q取反的信号送给输出信号q。 * 数字电路逻辑设计 * 并行执行 * 数字电路逻辑设计 * 9.3 用Verilog HDL描述逻辑电路的实例 用Verilog HDL描述一个逻辑电路步骤： 首先要说明电路的输入/输出接口；然后根据所给的条件选择适当的描述方式。（程序不唯一） 用Verilog HDL描述画出逻辑电路图步骤： 直接用逻辑图形符号取代语言描述中的关键字，将这些图形符号按从输入到输出的顺序连接起来即得到所求的逻辑电路图。 【例9.3.1】、【例9.3.2】 * 数字电路逻辑设计 * 作业+预习 作业： 下节预习内容： 预习第十章 * 数字电路逻辑设计 * 数值常量：整型和实型 数值集合四个基本值 * 数字电路逻辑设计 * 无位宽十进制表示法，如-132 整型书写格式 定义位宽和进制表示法（无符号位） [size]’base value 实型即浮点数可以用十进制与科学计算法表示 0：逻辑0或假状态 1：逻辑1或真状态 X：逻辑不定态 Z：高祖态 变量 变量是在程序运行时其值可以改变的量。在Verilog HDL中，变量分为网络型（nets type）和寄存器型（register type）两种。 网络型变量（nets type）：输出值始终根据输入变化而更新的变量，它一般用来定义硬件电路中的各种物理连线。 * 数字电路逻辑设计 * Verilog HDL提供的nets型变量 类型 功能说明 wire、tri 连线类型（两者功能完全相同） wor、trior 具有线或特性的连线（两者功能一致） wand、triand 具有线与特性的连线（两者功能一致） tri1、tri0 分别为上拉电阻和下拉电阻 supply1、supply0 分别为电源（逻辑1）和地（逻辑0） * 数字电路逻辑设计 * 寄存器型变量 register型变量是一种数值容器，不仅可以容纳当前值，也可以保持历史值，这一属性与触发器或寄存器的记忆功能有很好的对应关系。 register型变量也是一种连接线，可以作为设计模块中各器件间的信息传递通道。它与wire型变量的根本区别在于register型变量需要被明确地赋值，并且在被重新赋值前一直保持原值。 register型变量是在always、initail等过程语句中定义，并通过过程语句赋值。 * 数字电路逻辑设计 * 常用的register型变量及说明 * 数字电路逻辑设计 * 类型 功能说明 reg 常用的寄存器型变量 integer 32位带符号整数型变量 real 64位带符号实数型变量 time 无符号时间型变量 都是纯数学的抽象描述，不对应任何具体的硬件电路，但它们可以描述与模拟有关的计算。 变量定义时需要位宽选项 reg[7:0] data； //定义1个8位寄存器型变量，最高有效位是7，最低有效位是0 reg[0:7] data； //定义1个8位寄存器型变量，最高有效位是0，最低有效位是7 * 数字电路逻辑设计 * 向量定义后可以采用多种使用形式（即赋值） data＝8’ data[5:3]＝3’b111； data[7]＝1； 数组 若干个相同宽度的向量构成数组。在数字系统中，reg型数组变量即为memory（存