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串行数字锁相频率合成器的设计 李希密 （七二三研究所海菱公司，扬州 225009） 摘 要： 文章介绍了利用单片机AT89控制数字锁相环LMX23实现具有低相位噪声性能的频率合成器 分析了， 讨论了环路滤波器的设计，最后得到了与分析符合的结果。锁相环；单片机；频率合成器Abstract:In this paper, frequency synthesizer utilizing microcontroller AT89S52 and Digital Phase-Locked Loop LMX2316 is introduced。Phase noise and relation between lock time and loop bandwidth are analysed。The design of the loop filter is discussed at last。 Keywords: PLL；；requency synthesizer １　引言 当前，随着数字技术的发展及微控制器在电子系统中的广泛应用，在很大程度上改变了传统的设计方法，数字频率合成技术的应用也日益广泛。数字频率合成器应用于通信设备中，使得工作频率的选择变得极为简单而又精确。并且随着大规模集成电路（LSI）技术和单片微机技术的迅速发展，大大促进了数字锁相频率合成器集成化程度的提高和体积的缩小，满足了通信设备的高集成度和超小型化的要求。串行数字锁相频率合成器体现了程序设计和锁相技术的结合。这种合成器从总体结构上看由单片机、锁相环及可编程分频器三部分组成。其中可编程分频器是单片微机与锁相环之间的接口，同时也是组成数字锁相频率合成器的关键部件。锁相环路是一个负反馈相位控制系统。它由鉴相器(PD)、环路滤波器(LF)、压控振荡器(VCO)和可编程分频器(÷N)四个基本部件组成。 上述虚线框内为锁相锁相环频率合成芯片是公司生产的一种高性能整数分频PLL芯片，由高速前置分频器、计数器、鉴相器和控制逻辑组成。主计数器和参考计数器R分别对双模前置分频器输出频率和参考频率进行分频各计数器的计数值可以通过串行编程实现锁相环设置了移位寄存器，所以必须采用串行输入方式实现分频比的设置。fr，则R分频器的计数值： R=fosc / fr ( fosc为晶振输出频率）） N分频器的计数值： N=fo / fr， (fo为频率合成器分频比吞除脉冲计数器分频比A和可编程计数器分频比可控制振荡器的输出频率使其工作在相应的工作频率上。当环路锁定时，振荡器的输出频率为 图2 编程数据流图 最高比特位N19为快速锁存模式选择位。在编程时最高位先移入移位寄存器void frequency_n() { unsigned char byte1; unsigned char byte2; unsigned char byte_r; unsigned char i; byte_r=0x94; clock=LOW; LE=LOW; for(i=0;i6;i++) { da_ta=(bit)(byte_r0x80); byte_r=byte_r1; clock=HIGH; clock=LOW; } byte1=0x0A; // 可编程计数器分频比 for(i=0;i8;i++) { da_ta=(bit)(byte10x80); byte1=byte11; clock=HIGH; clock=LOW; } byte2=0x00; // 吞除脉冲计数器分频比A byte2=byte21; byte2=byte21; byte2=byte21; for(i=0;i5;i++) { da_ta=(bit)(byte20x80); byte2=byte21; clock=HIGH; clock=LOW; } da_ta=LOW; clock=HIGH; clock=LOW; da_ta=HIGH; clock=HIGH; cl